pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
Kapitel 4.1
Seite 40
Schnittstellen selbst, nicht aber Details der Realisierung wie die interne Registerbelegung des
Moduls, die Aufteilung von Funktionen zwischen Hardware und Software oder das Businterface
zum Mikroprozessor, so dass hier viele Freiheiten verbleiben. Zur Integration eines IPs in das
eigene System sind daher seitens der Software individuelle Treiber erforderlich, seitens des Businterfaces
eine Anpassung des Moduls an das System oder die Konstruktion einer entsprechenden
Umsetzlogik.
Eine Standardisierung der Prozessorbusse könnte dieses Problem entschärfen, ist aber bis heute
nicht erfolgreich realisiert worden, da verschiedene Mikroprozessorarchitekturen sowie firmenpolitische
Entscheidungen eine herstellerübergreifende Normierung erschweren. Außerdem müssen
bei der Definition eines Bussystems Kompromisse zwischen der Komplexität der
Busfunktionen wie z. B. DMA- oder Multi-Master-Fähigkeit und der Zugriffsgeschwindigkeit
eingegangen werden, was ebenfalls für individuell unterschiedliche Konzepte sprechen kann. Ein
reines „Zusammenstecken“ von Mikroprozessor und IPs wird daher in den seltensten Fällen
möglich sein.
Die Vorteile für den ASIC-Designer bei der Wiederverwendung eigener Module sind offensichtlich;
bei der Verwendung fremder IPs stellt sich jedoch die Frage, ob die Zeitersparnis den Kaufpreis
rechtfertigt. Bei einer solchen Evaluierung wird der Wert eines IPs oft unterschätzt, indem
nur die Entwicklungszeit für HDL-Codierung, Simulation und Debugging betrachtet wird und
die nicht zu unterschätzende Einarbeitungszeit in die Spezifikation bzw. Norm der immer komplexeren
Schnittstellen und Datenverarbeitungseinheiten vernachlässigt wird. Der Einsatz von
IPs reduziert gerade die Spezifikationsphase auf ein absolutes Minimum und kann daher enorm
zu einem sauberen Top-down-Design-Stil beitragen. Darüber hinaus werden die Risiken bei der
Implementation bisher unbekannter Funktionen oft unterschätzt, die entfallen, wenn ein IP-Lieferant
über eine Realisierung verfügt, die bereits erfolgreich in anderen ASICs oder Testchips ein-
ISDN-S0
S0
S0
S0 Interface
(Switching Buffer)
GPIO USB
16 I/Os
ISDN-S0
USB V1.1
2 Clk / 2 FSC / 4 PFS / 8 PCM-Hiway SDI/SDO
PCMH
clk + sync
DTMF
Decoder
UART
RS 232
PCM
Hiway
High Speed Bus
PCM
Hiway
PCM
Hiway
Software Switching Unit
(Switching Buffer)
Timer IRQ
PLL
(*8)
12.288 MHz,
48 MHz, Sysclk
FSC PLL
Int. Memory
RAM / ROM
Ext. Memory
+
SDRAM Ctrl.
Abbildung 4-3: Blockschaltbild eines Netzwerk- und Telekommunikations-ASICs
[A-19], dessen Komponenten zu einem großen
Teil aus zwei zuvor entwickelten ASICs übernommen oder als
IP eingekauft wurden. Es muss angemerkt werden, dass keines der
Teilmodule ohne Änderungen wiederverwendet werden konnte;
im Mittel wurden ca. 20% der Funktionalität überarbeitet, um der
veränderten Systemarchitektur und den Erweiterungs- und Verbesserungswünschen
gerecht zu werden.
3-Lane
Data
Switch
HDLC
Contr.
DMA
Data
Instr.
4* MII-Interface (ext. Phy)
Ethernet
MAC
DMA
(*4)
(*4)
DMA Bus („INBUS“)
Glue
Logic
Ethernet
MAC
DMA
ARM9TDMI
CPU
ICE Breaker / TAP
SDRAM + Flash + SRAM Debug
IP
Design Re-Use
Hard Macro
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