pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
Kapitel 4.3
Seite 59
sischen Ansatz „flach“ untersucht wird, d. h. alle Strukturen unabhängig von ihrer Block- oder
Zellzugehörigkeit gleichberechtigt behandelt werden, beginnen diese Programme wie z. B. „Dracula“
und „Vampire“ von Cadence bei den untersten Zellen der hierarchischen Gliederung, z. B.
den Standardzellen, um zunächst dort die Layoutgeometrien auf Regelverstöße zu überprüfen
(DRC) bzw. die Teillayouts mit den korrespondierenden Schematics zu vergleichen (LVS). In
den höheren Ebenen müssen dann nur noch die Verbindungen zwischen den Zellen, ihre
Abstände etc. untersucht werden. Angesichts der Tatsache, dass in modernen ASICs oft Tausende
von Flipflops oder Logikgattern einer Sorte verwendet werden, die auf diese Weise nur noch je
ein einziges Mal verifiziert werden müssen, ist sofort einsichtig, dass sich die Rechenzeiten so
um mehr als eine Größenordnung reduzieren. Insbesondere bei Speicherblöcken ist die hierarchische
Verifikation vorteilhaft, da ein- und zweidimensionale Matrizen gleicher Elemente erkannt
und gesondert behandelt werden, um auch den Aufwand für die Verifikation der Verbindungen
zwischen den Zellen zu minimieren. Die genannten hierarchischen Verifikationsprogramme wurden
bei der Entwicklung eines 3D-Grafikprozessors [A-10] erfolgreich eingesetzt, auch wenn die
hierarchische Vorgehensweise es erforderte, spezielle Extract Rules zu schreiben, um auch Verbindungen
zwischen benachbarten Zellen erkennen zu können, die vom Layoutprogramm über
überlappende Wannen hergestellt wurden. Die Programmlaufzeiten betrugen bei 5 Millionen
Transistoren ca. 24 Stunden, eine Verifikation mit klassischen Programmen wäre hier kaum
durchführbar gewesen.