pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
Kapitel 5.1
Seite 77
nur der Aufwand der Testpatternerzeugung und die benötigte Tiefe des Patternspeichers im IC-
Tester relevant. Bei beiden Parametern bietet das vorgestellte Verfahren Vorteile, da Testpattern
nur zum Starten des Tests und zum Auslesen der Signaturen erforderlich sind, während die
dazwischen liegende Testzeit beliebig gestreckt werden kann, ohne dass Änderungen der Eingangswerte
oder Abfragen der Ausgänge erforderlich sind.
Die korrekten Signaturen für den Ergebnisvergleich müssen dabei noch nicht einmal über eine
Simulation generiert werden – diese würde auch extrem lange dauern – sondern können einfach
am Tester ermittelt werden, indem mehrere ASICs getestet werden. Da unterschiedliche Fehler
stets unterschiedliche Signaturen liefern und identische Fehler ausgeschlossen werden können,
muss es sich bei der ersten Signatur, die bei zwei ASICs identisch ausgelesen wird, um den Sollwert
handeln.
Abbildung 5-2 zeigt neben den BILBO-Strukturen auch deren Ansteuerung über Datenregister,
die entsprechend dem JTAG-Standard IEEE 1149.1 [27] über eine 5-Pin-Schnittstelle mit
genormten Protokoll seriell von außen zugänglich sind. Über Boundary-Scan-Register, die zwischen
den Pads und dem Core der Schaltung angeordnet sind, kann dabei sowohl der Core mit
definierten Daten versorgt und seine Ausgangsleitungen abgefragt werden als auch die Peripherie
des Chips getestet werden.
Der serielle Zugang erlaubt so einen vollständigen Test des gesamten Core-Bereichs über diese
fünf Leitungen, womit ein weiteres Problem gelöst werden kann: Eine Probe Card (Nadeladapter)
zum Test des Grafikprozessors auf Wafer-Ebene hätte angesichts der enormen Anzahl von
600 Pins weit über 100.000,- US-Dollar gekostet. Unter Verwendung des seriellen Interfaces hingegen
kann ein Test von kleinen und mittleren Serien mit einer wesentlich preiswerteren Probe
Card erfolgen, die nur über Versorgungsspannungsanschlüsse und über die fünf seriellen Leitungen
verfügt. Die Pads der Schaltung können dann erst an den gehäusten Chips getestet werden.
5.1.2 Software-Speichertests mit Ausmaskierung defekter Bereiche
Ein besonderes Problem beim Test integrierter Schaltungen stellen Speicher dar. Die möglichen,
verschiedenartigen Ausfallprinzipien und Kopplungseffekte zwischen benachbarten Zellen (vgl.
Abschnitt 4.4.2.4 auf Seite 66) erfordern Speichertests nach speziellen Algorithmen wie z. B.
dem March-C-Algorithmus [24], der auf einem mehrmaligen Schreiben und Lesen verschiedener
Werte in wechselnder Richtung basiert.
Zur Durchführung des Tests sind zwei Verfahren gängige Praxis: Zum einen kann in einem Testmodus
ein externer Zugang auf Daten-, Adress- und Steuerleitungen der Speicher freigeschaltet
werden, so dass der IC-Tester die Ansteuerung und den Ergebnisvergleich ausführen kann. Zum
anderen kann eine BIST-Logik in das ASIC integriert werden, die über eine Zustandsmaschine
die Eingänge der Speicher kontrolliert und die Ausgänge observiert, um nach dem automatischen
Ablauf des Tests das Ergebnis zu melden. Beiden Verfahren gemeinsam ist die Notwendigkeit,
zumindest Multiplexer in die Eingangsleitungen der Speicher einzufügen, um zwischen den
Testsignalen und den normalen Eingangssignalen umschalten zu können.
In einem System mit integrierter CPU hingegen ist ein weitaus einfacheres Verfahren denkbar:
Die CPU kann einen Speichertest in Software durchführen und das Ergebnis über Datenoder
I/O-Leitungen dem Tester melden. Dazu kann eine Testsoftware, die den Speicher z. B. nach
dem March-C-Algorithmus testet, in einen kleinen Bereich des Chip-internen Speichers kopiert
und dort ausgeführt werden, oder die Software läuft aus einem externen Speicher, dessen Ausgangsdaten
in einer Simulation als Bestandteil der Testvektoren abgespeichert und beim Test
vom IC-Tester angelegt werden. Die Vorteile eines Selbsttests (BIST) bleiben bei diesem Verfah-