pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
Kapitel 4.4
Seite 67
zugrunde liegende Haftfehlermodell für RAMs ohnehin nur eingeschränkt anwendbar ist. Bei
RAMs beobachtet man neben statischen Haftfehlern (stuck at), die ca. 50% der Fehler ausmachen,
auch dynamische Fehler der Art, dass eine Zelle z. B. auf 1 gesetzt, aber nicht gelöscht
werden kann (transition fault). Des weiteren kann der Zellinhalt mit der Zeit verlorengehen (data
rentention fault), und man beobachtet die gegenseitige Beeinflussung benachbarter Zellen (coupling
fault). Im Extremfall von kombinierter statischer und dynamischer Beeinflussung von Speicherzellen
verliert eine Zelle nur dann ihren Inhalt, wenn mehrere Nachbarzellen auf einer Seite
durch einen Schreibvorgang umkippen und gleichzeitig die anderen Zellen in direkter Umgebung
bestimmte statische Werte enthalten (neighborhood pattern sensitivity fault).
Die statistische Verteilung der auftretenden Fehlerklassen ist von der Technologie und den Konstruktionsprinzipien
der Speicher abhängig und wird von den meisten Halbleiterherstellern ständig
überwacht und analysiert. Außerdem wird seit vielen Jahren an Algorithmen zum
Speichertest geforscht, so dass heute Standardalgorithmen wie z. B. „March-C“ [24] bekannt
sind, die bei akzeptablen Testzeiten alle statistisch relevanten Fehler detektieren. Die Implementation
dieser Algorithmen in Hardware (BIST, built in self test) ist relativ einfach, erfordert aber
Multiplexer vor den Adress- und Dateineingangsleitungen der RAMs, um diese im Testmodus
kontrollieren zu können. Als Alternative zum Selbsttest kann in einem SoC auch die integrierte
CPU den Speicher testen, was in Abschnitt 5.1.2 ausführlich erläutert wird.
Zu beachten ist bei jedem Verfahren eines Speichertests, dass die Simulation den Speicher stets
als fehlerfrei melden wird. Es sollte daher unbedingt auch eine Simulation mit einem künstlich
fehlerhaften RAM-Modell durchgeführt werden, um zu prüfen, ob der Speichertest korrekt
implementiert wurde. Falls ein solches Modell nicht zur Verfügung steht, können stattdessen sporadisch
Speicherstellen während der Laufzeit der Simulation umbesetzt werden, was durch einen
direkten Zugriff auf die der Speichermatrix zugrunde liegende Datenstruktur möglich sein sollte.
Bei allen Belangen der Testbarkeit sollte schon parallel zur Synthesephase die korrekte Implementation
kontrolliert und simuliert werden, um Verzögerungen im Zeitplan der Layouterstellung
durch zu spät entdeckte Fehler zu vermeiden.
Die Einhaltung der Timingvorgaben schließlich sollte, wie bereits in Abschnitt 4.3.2 erläutert
wurde, nicht allein durch Simulationen überprüft werden, da diese zwar stochastisch Timing-
Fehler aufdecken können, aber keine systematische Überprüfung aller Timing-Pfade erlauben. Es
sollte daher zusätzlich eine statische Timing-Analyse durchgeführt werden.
So weit wird wohl jedem erfahrenen Designer der Ablauf der Verifikationsprozesse auf Netzlistenebene
vertraut sein. Die Funktionsfähigkeit des ASICs ist damit aber noch lange nicht garantiert,
da stillschweigend Annahmen gemacht werden, die durchaus nicht immer zutreffen
müssen. Dies betrifft insbesondere
● die Korrektheit der verwendeten Libraries und Modelle,
● die Korrektheit der Verifikationsprogramme und deren richtige Anwendung,
● die korrekte und vollständige Formulierung von Timing-Vorgaben für Synthese und statische
Timing-Analyse sowie
● die vollständige funktionale Überdeckung der Schaltungsfunktionen durch die Testmuster
der Cross-Simulation.
Die genannten Punkte sollen im Folgenden im Detail erläutert und zum Teil anhand von konkret
beobachteten Beispielen belegt werden.
Bei fehlerhaften Libraries ist zu unterscheiden, ob das Simulationsmodell oder die Synthesebibliothek
fehlerhaft ist. Im ersten Fall, wie es beim Verilog-Modell eines XOR-Gatters mit drei