pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
Kapitel 4.3
Seite 48
Oxiddicke zwischen den Metallisierungslagen bzw. dem Substrat war. Da in den beiden Metallisierungsebenen
unterschiedliche Vorzugsrichtungen (horizontal/vertikal) vorherrschten, kam es
praktisch nie vor, dass zwei Signalbahnen kapazitiv eng gekoppelt auf verschiedenen Lagen
übereinander über längere Strecken parallel liefen, lediglich an Kreuzungsstellen war der
Abstand gering, die Fläche der Überdeckung konnte aber wiederum vernachlässigt werden. Auch
ein Kreuzen vieler anderer Signale konnte aufgrund des im Mittel konstanten Gegenpotentials
wie das Kreuzen von Masseflächen behandelt werden. Ein nennenswertes Übersprechen zwischen
Signalen trat daher nicht auf.
Wenn die Metallisierungskapazitäten in dieser Zeit doch einmal zu Verletzungen der Timing-Vorgaben
führten, so betraf dies, wenn die Vorgaben nicht insgesamt zu streng waren, in der Regel
nur wenige statistische Ausreißer, deren Beseitigung mit wenigen Iterationen möglich war,
indem die mit zu langen Leitungen verbundenen Gatter durch manuelle Eingriffe enger beieinander
platziert wurden oder durch eine bis zur Logiksynthese zurückführende Iteration die Schaltung
im kritischen Pfad umstrukturiert wurde. Solange die Nebenwirkungen derartiger
Änderungen auf alle anderen Pfade gering waren, konnte so in überschaubarer Zeit eine Gesamtlösung
aller Timing-Vorgaben erreicht werden.
Die in diesem Zeitraum geltenden Gesetze für die Layouterstellung lassen sich wie folgt zusammenfassen:
● Die Verdrahtung erfolgte durch „Channel Router“ auf zwei Metallisierungsebenen.
● Die Metallisierungskapazitäten konnten als reine Kapazitäten nach Masse betrachtet
werden. Ihr Beitrag zu den Gesamtverzögerungszeiten war gering.
● Falls in der Metallisierung lange Leitungen zu Verletzungen der Timing-Vorgaben führten,
konnten diese durch Schaltungs- und Platzierungsänderungen in wenigen Iterationen
beseitigt werden.
In der zweiten Hälfte der 90er Jahre, als die Schaltungskomplexitäten 100.000 Gatter deutlich
überschritten und die Strukturbreiten ca. 0,5μm erreichten, stellte man in der Branche nach und
nach fest, dass die Layouterstellung und die Einhaltung der Post-Layout-Timingvorgaben
immer mühsamer geworden waren, ohne aber die Ursachen klar zu erkennen. ASIC-Projekte,
deren Zeitplan allein in der Phase der Layouterstellung und Timing-Kontrolle um sechs bis zwölf
Monate überschritten wurde, waren durchaus keine Seltenheit. Der saubere Top Down Design
Flow, der durch die Logiksynthese und die automatischen Place-&-Route-Programme möglich
geworden war, führte nur noch bei solchen Designs zum Erfolg, die vom Timing her äußerst
unkritisch waren oder deren strenge Partitionierung eine Einzelbehandlung mehrerer Blöcke
geringer Komplexität nach den alten Regeln erlaubte.
In komplexen Designs hingegen nahm der Anteil der Routingfläche beim Channel Routing mit
steigender Gatteranzahl überproportional zu und dominierte bald die Chipfläche. Gleichzeitig
explodierten auch die relativen Leiterbahnlängen bzw. -kapazitäten, wodurch die lastbedingten
Verzögerungszeiten kC wire die Laufzeiten t intrinsic der Gatter überstiegen (vgl. Abbildung 4-7 auf
Seite 49). Da bei der Logiksynthese auf der Grundlage statistischer Wire Load Models für alle
Leitungen nur der durchschnittlich zu erwartende Wert der Lastkapazität angenommen werden
kann, führten unvermeidbare statistische Ausreißer bei den Kapazitäten im Layout unweigerlich
zu Unterschieden zwischen Pre-Layout- und Post-Layout-Timing. Da solche statistischen Ausreißer
aufgrund der Schaltungskomplexität immer gehäufter auftraten und der Anteil der layoutbedingten,
bei der Logiksynthese noch nicht vorhersagbaren Verzögerungszeiten an den
Gesamtpfaden enorm anstieg, wurden die Timingvorgaben bei der Layouterstellung so oft und so
gravierend verletzt, dass die Probleme weder durch eine akzeptable Anzahl von Iterationen mit