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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Dissertation Perspektiven des modernen ASIC-Designs Kapitel 4.3 Seite 54 Einen ersten Schritt in diese Richtung hat der Softwarehersteller Cadence mit seinem Ansatz der „Physically Knowledgeable Synthesis Technology“ (PKS) gemacht, bei dem vom Syntheseprogramm auch die Platzierung und eine grobe Verdrahtung durchgeführt werden. Dies ermöglicht es, die logische Struktur der Schaltung und die physikalische Anordnung der Zellen im Layout gleichzeitig zu optimieren. Mit Kenntnis der Platzierung können bei der die Optimierung begleitenden Timing-Analyse die Metallisierungskapazitäten ganz erheblich genauer abgeschätzt werden als beim konservativen Ansatz über Wireload Models. Cadence gibt an [43], die Abschätzungen seien auf 5% genau. Nach der Synthese wird die Netzliste zusammen mit den Platzierungsvorgaben an ein Layoutprogramm übergeben, das die Clock Tree Synthese, die endgültige Verdrahtung und eine exakte Timing-Analyse, ggf. mit Korrekturen über Timing Driven Buffer Sizing, durchführt. Geringe Abweichungen von der vorgegebenen Platzierung und von den Timingabschätzungen der Logiksynthese können vor allem bei Schaltungsteilen mit sehr dichter Verdrahtung entstehen, wenn diese ein Auflockern der Platzierungsdichte oder eine Umwegverdrahtung erfordert. Mit Sicherheit ist die PKS-Technologie der reinen Timing-gesteuerten Layouterzeugung weit überlegen und mit leichten Abstrichen dazu geeignet, auch moderne ASICs höchster Komplexität top-down zu entwerfen. Für die Zukunft ist zwar damit zu rechnen, dass die Ungenauigkeiten der PKS-Technologie mit dem weiter wachsenden Einfluss der Metallisierung zunehmen werden, man kann jedoch erwarten, dass dafür die Softwareentwicklung bis hin zur vollständigen Verschmelzung von Synthese und Layouterzeugung perfektioniert werden wird und daher in absehbarer Zeit keine unüberwindbaren Hindernisse im Bereich der Layouterstellung auftreten werden. 4.3.3 Neue Aufgaben der Place & Route Tools im Submikron-Bereich Das Vordringen in den Deep-Submicron-Bereich stellt bei der Layouterstellung höchste Anforderungen an die eingesetzte Software. Die Programme müssen dabei nicht nur mit den exponentiell wachsenden Schaltungskomplexitäten ohne nennenswerte Zunahme der Rechenzeiten mithalten können, was andere Algorithmen erfordert, sondern sie müssen darüber hinaus immer mehr neue Aufgaben bewältigen, die sich aus den modifizierten Herstellungsverfahren und veränderten physikalischen Gesetzen ergeben. Eine Vielzahl physikalischer Effekte spielte in den Technologien bis zu 1μm nur eine untergeordnete Rolle, muss aber in Deep-Submicron-Technologien bei der Layouterzeugung und der Parasitic Extraction berücksichtigt werden, da anderenfalls fertigungstechnische Probleme zu einer sehr geringen Ausbeute führen könnten oder aufgrund von ungenauen Timing-Analysen ein generelles Fehlverhalten der ASICs auftreten könnte. Da sowohl die geforderten Programmfunktionen als auch die zu entflechtenden Schaltungen immer komplexer werden, wird eine völlig neue Generation von Place & Route Tools benötigt. Dies betrifft zum einen den Grad der Automatisierung. Um zu verhindern, dass mit der Komplexität auch die Anzahl der erforderlichen Bedienungsschritte exponentiell ansteigt, muss für den Anwender der Layoutaufwand pro Gatter entsprechend reduziert werden. An die Stelle einer Computerunterstützung (CAD/CAE) muss die weitgehende Automatisierung des IC-Designs (Integrated Circuit Design Automation, ICDA) treten.
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Dissertation Perspektiven des modernen ASIC-Designs Kapitel 4.3 Seite 55 Zum anderen drohen die Rechenzeiten der Programme unzumutbar zu werden, da die Anzahl der auszuführenden Operationen beim Placement und Routing mit einer Potenz der Leitungsanzahl zunimmt, die Rechenleistung der eingesetzten Workstations aber nicht im gleichen Maße steigt. Dieses Problem kann nur durch effizientere, nur linear wachsende Algorithmen gelöst werden. Einen wesentlichen Beitrag zur Automatisierung und zur Verkürzung der Programmlaufzeiten pro Gatter stellt das in Abschnitt 4.3.2 vorgestellte Timing Driven Buffer Sizing dar, da hierdurch die Anzahl der Iterationen bei der Optimierung der Platzierung verringert werden kann und große bis zur Logiksynthese zurückführende Designzyklen wegfallen. Das erste Programm, das diesen Ansatz verfolgte, war 1996 „Epoch“ von Cascade Design Automation, das bei der Entwicklung eines 3D-Grafikprozessors mit 5 Millionen Transistoren [A-10] eingesetzt wurde. Neben timinggesteuerten Platzierungs- und Verdrahtungsfunktionen umfasst Epoch außerdem Memory- und Standardzellgeneratoren. Bei Verwendung einer technologieübergreifenden Bibliothek ist die Software in der Lage, die in der gewählten Technologie benötigten Zellen anhand von Technologieparametern als Layout zu erzeugen und ihr Zeitverhalten zu analysieren. Dies ermöglicht einen schnellen Technologiewechsel ohne Adaption der Library und stellt für das Timing Driven Buffer Sizing unabhängig von den Bibliotheken der Hersteller alle Zellen in ausreichend vielen Treiberstärken zur Verfügung. Besonders vorteilhaft ist ein solches technologieübergreifendes Library-Konzept bei Speichern und Pad-Zellen, da wegen der einheitlichen Zell- und Signalnamen die technologiespezifische Sonderbehandlung entfallen kann. Gleichzeitig wird ein Höchstmaß an Flexibilität und Automatisierung erreicht: Bei Speichern genügt die Auswahl des Speichertyps und die Angabe der Parameter wie Adresslänge und Wortbreite; das Layout des Speichers wird daraufhin automatisch generiert und eingesetzt. Für den I/O-Bereich können sogar in Abhängigkeit von Pad-Anzahl und Core-Fläche automatisch Pad-Zellen mit beliebigem Aspect Ratio (Kantenlängenverhältnis) erzeugt werden. Ohne diese Funktion ist die Auswahl in der Regel auf höchstens zwei Pad-Geometrien beschränkt, so dass sich bei Schaltungen mit sehr wenigen I/Os (Core Limited Designs) Lücken zwischen den Pad-Zellen und bei sehr hochpoligen ASICs (Pad Limited Designs) Freiflächen im Core-Bereich ergeben. In beiden Fällen kann durch die optimale Anpassung der Padgeometrien Chipfläche eingespart werden. Bemerkenswert war für die damalige Zeit auch der Grad der Automatisierung von Epoch bei der gesamten Layouterstellung. Zumindest theoretisch konnte ein komplettes Design, bestehend aus Standardzellgruppen, Datenpfaden, Multiplizierern, Speichern und Pad-Zellen, von der Netzliste ausgehend in einem Durchgang automatisch in ein vollständiges Layout unter Einhaltung der Timing-Vorgaben umgesetzt werden. Ungünstigerweise blieb die Qualität der programmtechnischen Umsetzung von Epoch weit hinter der algorithmischen Konzeption zurück. Diverse Einschränkungen, Programmabstürze und teilweise gravierende Fehler in der Timing-Analyse führten dazu, dass sich das Programm am Markt nicht durchsetzten konnte. So war auch die Layouterstellung des 3D-Grafikprozessors nur möglich, indem teilweise durch Manipulationen der internen Datenbasis von Epoch und teilweise sogar durch Modifikationen der ausführbaren Programme selbst Unzulänglichkeiten ausgeglichen wurden, so z. B. Fehler bei der parametrisierten Erzeugung von Addierern und eine Beschränkung des Pad Pitch auf minimal 100μm. Auch beim Power-Routing musste eine eigene Lösung entwickelt werden, da Epoch nicht in der Lage war, die Leiterbahnbreite an die jeweilige Strombelastung anzupassen und so die Einhaltung der zulässigen Stromdichte zu gewährleisten. Da Epoch beim Routing nur drei Metallisierungsebenen unterstützte, der verwendete 0,35μ-CMOS-Prozess von TSMC aber vier
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