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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Dissertation Perspektiven des modernen ASIC-Designs 5.2.3 Neubewertung von Speicher- und Logikintegration Kapitel 5.2 Seite 94 Seit einigen Jahren spricht man in der Mikroelektronik-Branche vom „Deep Submicron Design Gap“. Dieses bezeichnet die immer größer werdende Lücke zwischen den technologischen Möglichkeiten, immer komplexere integrierte Schaltungen zu fertigen, und den Designmethoden, mit denen es nicht mehr möglich erscheint, entsprechend komplexe ICs zu entwerfen. Trivialerweise gilt dies nicht für Speicherbausteine, da bei deren Entwurf nur wenige Zellen entwickelt und matrixförmig aneinandergefügt werden, und auch nicht für Mikroprozessoren, da in diesem extrem umsatzstarken Marktsegment ein überproportional hoher personeller Aufwand zulässig ist. Speicher und Mikroprozessoren orientieren sich daher in etwa an den technologischen Grenzen (vgl. Abbildung 3-1 und 3-2 auf Seite 16). Beim ASIC-Design hingegen könnten zwei Phänomene zu einer geringen Ausnutzung der technologischen Ressourcen führen. Zum einen erlauben heute selbst die in Kapitel 4 vorgestellten modernen Designmethoden wie die Verwendung von Logiksynthese und grafischem HDL sowie die Einbindung von IPs keine Entwicklung von Schaltungen im Bereich von 10 bis 100 Millionen Gattern, zum anderen besteht derzeit auch gar kein Bedarf nach so hochintegrierter Logik. Systeme mit einer derart hohen Komplexität lassen sich kaum noch im Detail definieren oder überschauen, so dass noch nicht einmal ihre Spezifikation beherrschbar ist. Die größte zusammenhängende Zustandsmaschine, die im Umfeld des Verfassers je entworfen wurde, umfasste 5.747 Gatter, die größte Schnittstelleneinheit, ein Ethernet-Controller, 36.500 Gatter und das komplexeste verwendete IP, eine ARM9-CPU, ca. 86.000 Gatter. Aus derartigen Blöcken lässt sich typischerweise ein ASIC zusammensetzen, dessen Logikanteil im Bereich von 300.000 bis 500.000 Gattern liegt, nicht aber ein 100 mal so komplexes System, das sich heute durchaus fertigen ließe. Die technische Dokumentation allein der ARM9-CPU summiert sich dabei auf über 1000 Seiten. Wie soll also ein ASIC konzipiert, spezifiziert und entwickelt werden, das die technologischen Möglichkeiten voll ausschöpft? Offensichtlich ist dies nur durch massive Parallelität und unter Verwendung regulärer Strukturen möglich. Zu solchen flächenintensiven Strukturen gehören insbesondere ● Datenpfade mit großen Busbreiten, wie sie im Bereich der 3D-Grafik erforderlich sind, ● parallele, also mehrfach instanziierte, CPUs, Rechenwerke und Schnittstellen sowie ● große Speicherblöcke. Komplexität (log.) technologische Grenzen Design Gap Auffüllen mit Speicher und regulärer Logik! + Verwendung von IPs + grafisches VHDL Logiksynthese Schematic Entry Abbildung 5-18: Die technologischen Ressourcen können selbst unter Verwendung der fortschrittlichsten Designmethoden nicht mehr mit Logikfläche allein ausgenutzt werden. Zeit
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Während die ersten beiden Punkte nur in speziellen Systemen Anwendung finden, ist ein massiver Ausbau des Speichers wohl in jedem CPU-basierten SoC möglich. Dabei kann unterschieden werden zwischen dem Arbeitsspeicher der CPU und weiteren, im System verteilten Speichern. Zu letzteren gehören insbesondere FIFOs von Schnittstellenmodulen sowie Parameterspeicher, die in einem komplexen System in größerer Anzahl auftreten können, deren Größe aber selten über einige kByte hinausgeht (vgl. Abbildung 5-19). Eine signifikante Vergrößerung derartiger Speicher ist dabei nur selten sinnvoll. Während die Integration solcher Speicher früher, insbesondere in Gate Arrays, noch problematisch war, führt heute an einer Integration nichts mehr Dissertation Perspektiven des modernen ASIC-Designs DTMF-Decoder Work+Config. RAM PCM-Hiway Switching Buffer USB FIFO HDLC Mode HDLC Timeslot Rx Work Tx Work HDLC Rx DMA Desc. HDLC Rx DMA Desc. HDLC CRC HDLC Work HDLC Rx FIFO HDLC Tx FIFO HDLC Rx Stat HDLC Tx Stat Ethernet Unit 0 Transmit FIFO Ethernet Unit 0 Receive FIFO Ethernet Unit 1 Transmit FIFO Ethernet Unit 1 Receive FIFO System-ROM Logik: 403.000 Gatter Ethernet Unit 2 Transmit FIFO Ethernet Unit 2 Receive FIFO PLL PLL Transmit FIFO CPU-System-RAM ARM9TDMI Kapitel 5.2 Seite 95 Abbildung 5-19: Layout eines ASICs [A-19] mit stark verteilten, kleineren Speichern, überwiegend FIFOs von Schnittstellenmodulen vorbei: Die zunehmende Anzahl kleiner, verteilter Speicher würde anderenfalls die Systemkosten, die Pinanzahl des ASICs und die Signallaufzeiten zu den Speichern untolerierbar in die Höhe treiben. Der Arbeitsspeicher der CPU in einem SoC ist hingegen ein Parameter, der fast beliebig vergrößert werden kann. Es sind Systeme mit internem, externem oder verteiltem Speicher denkbar, wobei eine Teilintegration des Speichers durchaus sinnvoll sein kann. Zum einen können ASICinterne Zugriffe rund doppelt so schnell erfolgen wie externe, so dass bei einer gemischten Konfiguration häufig benötigte, geschwindigkeitskritische Software-Routinen im internen Speicher ausgeführt werden können. Zum anderen sind individuell gehaltene ASICs denkbar, die in Low- Cost-Anwendungen mit dem internen Speicher auskommen und im High-End-Bereich um externen Speicher erweitert werden können. Es empfiehlt sich daher, zumindest eine für viele Anwendungen ausreichende Minimalausstattung an Speicher zu integrieren, so dass sich ein gesunder Kompromiss aus Kosten und Nutzen ergibt. Das „Design Gap“ wird auf diese Weise mit Speicher aufgefüllt, wodurch die Systemkomplexität nicht nur im Sinne des Gate Counts extrem zunimmt: Die Speicherausstattung erlaubt gleichzeitig eine enorme Steigerung der Software-Komplexität. Da eine sinnvolle Speicherausstattung bereits oft im Megabyte-Bereich liegt, ergibt sich beim Vergleich von Speicher- und Logikfläche heute ein völlig anderes Bild als noch vor einigen Jahren: Selbst in ASICs, deren Logikanteil sich im Grenzbereich der von Spezifikation und Entwurf her handhabbaren Komplexitäten bewegt, dominiert der Speicher oft die Gesamtfläche des ASICs. So lässt sich bereits in einer 0,25μ-Technologie eine Dichte von über 40.000 Gattern pro mm 2 erreichen, in einer 0,13μ-Technologie sogar ca. 200.000 Gatter pro mm 2 (vgl. Abbildung 3- 4 auf Seite 16). Der Logikanteil einer heute typischen Schaltung schrumpft damit auf eine fast verschwindend kleine Fläche zusammen. Ethernet Unit 3 Receive FIFO Ethernet Unit 3
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