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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Dissertation Perspektiven des modernen ASIC-Designs Kapitel 4.1 Seite 38 Scan-Zellen an jedem Port und die Verdrahtungsreihenfolge sind im Synthesescript zu spezifizieren. Im Datenpfadbereich ist Synopsys sogar in der Lage, die Verteilung von kombinatorischer Logik relativ zu vorhandenen Pipeline-Stufen zu verändern („distribute logic“), um durch eine gleichmäßige Logiktiefe zwischen den Pipeline-Stufen eine maximale Taktfrequenz zu erreichen. Dies ermöglicht es, die einfache und abstrakte Beschreibung der arithmetischen und logischen Funktionen beizubehalten und dennoch eine optimale Pipeline-Struktur zu erreichen. Mit speziellen Befehlen im Synthesescript schließlich ist es zusätzlich möglich, die Schaltung per Hand zu modifizieren, indem Elemente platziert, gelöscht, umverdrahtet oder anders gruppiert werden. So kann eine Umstrukturierung der Schaltungshierarchie durchgeführt werden, um die modulare Layouterstellung zu unterstützen, es können weitere technologiespezifische Elemente wie beispielsweise Power Pads, Clock-Oszillatoren oder Bus Holder an bidirektionalen Bussen eingefügt werden, und beim Einbau von Teststrukturen können die erforderlichen Steuersignale und Testmultiplexer korrekt angeschlossen werden. Die modifizierenden Funktionen sollten nach Möglichkeit nur dort eingesetzt werden, wo technologiespezifische Anpassungen das erfordern, und nicht, um Funktionalitäten dort zu ändern, wo das auch in der HDL-Beschreibung möglich wäre. Nur so ist eine klare Trennung der funktionalen Spezifikation in HDL und der technologiespezifischen Umsetzung im Synthesescript gewährleistet. Eine wesentliche Funktion, die Synthese des Clock Trees, wird man bei den Syntheseprogrammen allerdings vergeblich suchen, da geringe Werte von Clock Skew und Durchlaufzeit nur erreicht werden können, wenn durch kürzestmögliche Verdrahtungslängen im Clock Tree minimale und gleichmäßig verteilte Lasten auch im Layout gewährleistet bleiben. Da die Synthese das Layout aber nicht kontrollieren kann, sollte der Clock Tree erst im Place-&-Route-Programm nach der Positionierung der Flipflops erzeugt werden.
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Dissertation Perspektiven des modernen ASIC-Designs 4.1.4 Verkürzung von Entwicklungszeiten durch IPs und Design Re-Use Kapitel 4.1 Seite 39 Der Gedanke, durch die Wiederverwendung bereits entwickelter Schaltungsteile wertvolle Entwicklungszeit (im Sinne des Aufwandes und des Zeitplans) einzusparen, drängt sich jedem auf, der ähnliche Schaltungsblöcke oder Grundfunktionen zum wiederholten Male einsetzt bzw. benötigt. Als integrierte Schaltungen noch per Schematic Entry erstellt wurden, verwendeten die Designer daher viel Zeit für die Erstellung ganzer Bibliotheken von Grundelementen für den persönlichen Bedarf, in denen z. B. Addierer in verschiedenen Bitbreiten und Architekturen archiviert wurden. Seit der Einführung der Logiksynthese sind solche Arbeiten auf dieser Ebene jedoch nicht mehr erforderlich, da solche Funktionsgruppen geringer oder mittlerer Komplexität voll parametrisiert automatisch aus einer so kurzen HDL-Beschreibung erzeugt werden – oft reicht ein einziger Operator –, dass diese ohne zeitlichen Nachteil bei jeder Verwendung neu eingegeben werden kann. Mit der steigenden Komplexität der ASICs bis hin zum „System on a Chip“ (SoC) ergibt sich aber eine neue Struktur, in der oft zehn und mehr umfangreiche, in sich abgeschlossene Module zu erkennen sind, die optimal für eine Wiederverwendung geeignet erscheinen. Im Wesentlichen handelt es sich dabei um Datenverarbeitungsmodule wie embedded CPUs, digitale Signalprozessoren oder Einheiten zur Codeumsetzung, Kryptographie oder Kompression von Daten sowie um Schnittstellenmodule, zu denen alle Interfaces zur Außenwelt zu rechnen sind, angefangen von General Purpose I/Os über UARTs bis hin zu komplexen Hochgeschwindigkeitsschnittstellen wie z. B. Ethernet. Neben der Wiederverwendung selbst entwickelter Module, dem Design Re-Use, besteht bei standardisierten Modulen auch die Möglichkeit, IPs (Intellectual Properties) eines Dienstleisters einzukaufen. Um sein Know-how zu schützen, liefert dieser die Schaltung oft in der Form codierter HDL-Dateien oder als Synopsys-DesignWare-Komponente, was eine Synthese in beliebige Zieltechnologien ermöglicht, aber keinen Einblick in die Quelldaten erlaubt, oder er liefert eine bereits in die Zieltechnologie umgesetzte Netzliste. Falls eine Variation von Schaltungsparametern unterstützt wird, können bei der Synthese sogar generische Parameter wie z. B. FIFO-Größen und Busbreiten angegeben werden, so dass das IP an die individuellen Anforderungen angepasst werden kann. Halbleiterhersteller selbst bieten ihre IPs häufig sogar als fertig platzierte und verdrahtete Layoutblöcke (Hard Macros) an, von denen der ASIC-Designer ein Simulationsmodell und ggf. ein Abstract oder Phantom-Layout erhält, welches für die Layouterstellung des Gesamtchips die Größe und die Anschlusspositionen des Macros definiert. Der Vorteil für den Halbleiterhersteller liegt dabei im optimalen Know-How-Schutz, für den ASIC-Entwickler im optimierten und wohldefinierten Post-Layout-Zeitverhalten des Schaltungsteils. Zusätzlich zur Schaltung selbst und ihrer Dokumentation wird mit dem IP im Idealfall noch, falls erforderlich, die Treibersoftware mitgeliefert, und zur Simulation kann eine Test Bench zur Verfügung gestellt werden. Darüber hinaus hat sich in mehreren Projekten gezeigt, dass der Wert eines IPs für den Designer ganz entscheidend davon bestimmt wird, ob der Anbieter in der Lage ist, technischen Support für den Designer in Form von möglichst direkten Kontakten zum Entwickler des IPs zu leisten und auf Änderungswünsche oder Fehlermeldungen flexibel zu reagieren. IPs ohne geeigneten Support erwiesen sich in der Praxis als wertlos. Eine wesentliche Voraussetzung für den Einsatz von IPs stellt die Standardisierung der Module dar, die es erlaubt, bei einem Höchstmaß an Abstraktion durch bloße Nennung eines Fachbegriffs oder durch Verweis auf eine Norm selbst hochkomplexe Datenübertragungs- oder Datenverarbeitungsfunktionen präzise zu charakterisieren. Auf diese Kernfunktionen bleibt die Standardisierung aber auch beschränkt. So definieren Schnittstellennormen zwar die Protokolle auf den
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