THESE de DOCTORAT Lyu ABE Imagerie à Haute Dynamique ...

Développement d’une nouvelle architecture 1137.6 Développement d’un système de centrage de photons à basede DSPL’avancement du développement des nouvelles caméras devait passer par un système capabled’effectuer le centrage de photons de manière rapide et fiable. Parmi les choix possiblesde capteurs CCD qui pourraient convenir à nos besoins, le CCD17 de EEV était l’un d’eux,au même titre que la caméra numérique DALSA CA-D6 (voir §4.3.2). Ne désirant pas ralentirl’avancement du projet, une solution retenue pour traiter les données provenant d’une de cescaméra fut d’adopter une carte du commerce à base de processeurs DSP 2 Texas InstrumentC6201. En effet, un tel système pourrait fonctionner de manière relativement autonome parrapport aux processeurs d’un ordinateur PC, et recevrait les données numérisées provenantde l’électronique de la caméra, ou d’une carte de numérisation.Afin d’interfacer cette carte au CCD, la solution proposée par Alain Blazit était de transmettreles données via une liaison fibre optique à haut débit, et d’utiliser un microcontrôleurde type FPGA (Frame Programmable Gate Array) qui ferait l’interface entre le récepteur dedonnées par fibres optiques et la carte DSP. Pour développer le code qui gère la détectionet le centrage de photons je me suis basé sur les spécifications suivantes : format d’imagede 512×512 pixels, cadence de lecture de 140 images par seconde, soit un flot de donnéeséquivalent à 37 Mo/s.7.6.1 Description de l’architecture à base de DSPPour soutenir le traitement ce débit de données important, notre choix s’est porté sur unecarte du commerce (Blue Wave Systems) comportant 2 processeurs DSP Texas Instrument,de la gamme C6x (le C6201). Chacun est cadencé à 200 MHz et est capable d’exécuter 8instructions simultanément. Le constructeur annonce donc la puissance de calcul théoriquede 1600 MIPS (Million d’Instruction Par Seconde) par processeur. Bien entendu, ces performancesne peuvent être atteintes que ponctuellement et si l’on réussit à tirer partie de l’exécutionsimultanée des 8 instructions. Hormis les performances du processeur et les difficultés deprogrammation en parallèle que j’aborderai plus loin, chaque processeur est équipé en internede 64 Ko de RAM programme et de 64 Ko de RAM données, le tout accessible par 4 canauxDMA. La carte bi-processeurs dote chacun d’entre eux de 16 Mo de mémoire SDRAM, de 512Ko de mémoire DRAM partagée et de divers ports d’entrée/sortie et de communication (portsérie). Le choix de cette carte a également été motivé par la présence du port PMC (PCI MezzanineCard) qui, comme son nom le laisse suggérer, adopte le standard PCI et par lequel ilétait prévu de faire transiter les données vers les processeurs. L’architecture de cette carte estreprésentée sur la Figure 7.6, ainsi que celle de l’ensemble du système d’acquisition (Figure7.7) baptisé CP20++.2 Les DSP (Digital Signal Processors) ont été principalement développés pour les applications qui nécessitent untraitement en temps réel de données numériques. On retrouve ces processeurs par exemple dans les applicationsde reconnaissance vocale ou de traitement vidéo.