Abschlussbericht

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Trusted Sensor Node
Position eine „0“, wird die entsprechende Komponente neu gestartet und im Anschluss das
Bit im Reset-Controller wieder auf „1“ gesetzt.
Der Controller sollte als Memory-Mapped-I/O Komponente, analog zu den kryptografischen
Modulen, in das System integriert werden. Dadurch kann das Lesen und Schreiben
des Controllers durch einfache Speicherzugriffe realisiert werden.
Einführen von Clock-Gating
Der TSN verwendet in der aktuellen Version kein Clock-Gating, so dass das Clock-Signal
stets zu jeder Zeit zu jeder Komponente weitergeleitet wird. Das Clock-Gating wird dazu
benutzt, den Systemtakt an den Registern der Schaltung zu unterbrechen, um somit das
interne Schalten der Flipflops zu verhindern und Energie zu sparen. Dieses Unterbrechen
wird immer dann eingesetzt, wenn der aktuelle Zustand des Systems den Zugriff auf die
Register nicht zulässt.
Abbildung 6.10: Clockgating-Controller bestehend aus Latch und OR-Gatter
Durch dieses Verfahren kann, wie bereits erwähnt, der Energieverbrauch des Systems gesenkt
werden. Der Flächenbedarf vergrößert sich durch die zusätzliche Steuerlogik nicht
wesentlich. Durch die Verwendung der Clock-Gating-Logik können andere Schaltungselemente,
wie z.B. einige Multiplexer, verkleinert werden oder entfallen. Dadurch fällt der
Hardwareoverhead nicht ins Gewicht. Das Syntheseprogramm 12 erkennt selbständig, welche
Register gerade angesprochen werden können und welche nicht. Die Abbildung 6.10
zeigt den Aufbau eines Clock-Gating-Elements. Am Eingang liegen die Systemclock sowie
das „Clock Enable“ an, welches den Ausgang aktiviert, so dass das Signal der Systemclock
an die angeschlossene Komponente weiter geleitet wird.
Als Beispiel kann eine Finite State Machine (FSM) dienen (vgl. Abbildung 6.11). Diese hat
mehrere Zustände mit „Reset“ als Startzustand. Danach geht die FSM in den Zustand „Register
0“ über. In diesem Zustand kann ausschließlich das Register 0 geschrieben werden.
Ein Zugriff auf Register 1 bis 3 ist nicht möglich. Im aktuellen Zustand wartet die FSM nun
auf ein Ereignis auf dem Clocksignal, in der Regel eine steigende Flanke, sowie darauf,
dass das Signal „WENB“ („Write ENaBle“) den Wert „0“ annimmt. Dabei wird der Wert
am Dateneingang in das Register 0 übernommen. In einem herkömmlichen Design wird
das Clocksignal stets an alle Register (0 bis 3) weitergeleitet, ohne dass Vorbedingungen
eine Rolle spielen. Im hier gezeigten Beispiel ist sichtbar, dass die Register 1 bis 3 kein
12 Ein Programm zur Erzeugung der Gatternetzliste aus dem VHDL-Code.
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