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Zusammenfassung: Technologieschritte � Verfahren auf der gesamten Waferfläche: - Abscheidung (Polysilizium, Metall,...): Verdampfen, Gasphasenabscheidung (CVD), Sputtern - Thermische Oxidation (naß, trocken bei 1000 0 C) - Aufbringen von Photolack (spin-on) - CMP Chemical Mechanical Polishing � Lithographie: Strukturierung der aufgebrachten (Lack-) Schichten. - Belichtung meist mit einer verkleinerten Maske im Stepper - Für kleine Strukturen: Einsatz von UV-Licht mit kurzer Wellenlänge (193 nm). 'Umgehen' des Beugungslimits mit OPC, Phase Shifting, .. - In der nahen Zukunft Extrem-UV-Licht (13.5nm) mit vielen technologischen Herausforderungen - Elektronenstrahl-Direktbelichtung (langsam, braucht aber keine Maske) �� Ätzen von Poly, Metall, SiO SiO2, , ... - Isotrope Verfahren (alle Richtungen) und anisotrope Verfahren, insb. f. MEMS - Naßchemisch (isotrop), Plasmaätzen (isotrop, anisotrop), Ionenätzen (anisotrop) - Selektives Ätzen: HF ätzt SiO2 aber nicht Si � Dotierung: Einbringen von Fremdatomen (Wannen, Drain/Source, Bulk-Kontakt, Einstellen der Schwelle, Reduktion von Flächenwiderstand des Poly-Siliziums) - Implantation - Diffusion � Dazwischen: Waschen, Trocknen, Tests � Insgesamt »400 Einzelschritte, ca. 30 Masken � Hohe Anforderung an die Reinheit der Luft, des Wassers etc. Die Reinräume ('clean rooms') werden in Klassen eingeteilt, die die Anzahl Partikel einer Mindestgröße pro Volumen angeben. Je kleiner die Klasse, desto reiner die Luft. Digitale Schaltungstechnik - Technologie © P. Fischer, ziti, Uni Heidelberg, Seite 55
Feld-Oxid (dick, 300nm) Gate-Oxid (dünn < 8nm) Digitale Schaltungstechnik - Technologie Abfolge der Prozeßschritte für CMOS NMOS PMOS © P. Fischer, ziti, Uni Heidelberg, Seite 56
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Technologie - Vom Silizium zum Chip
Seite 3 und 4: - Silizium muß extrem rein sein (9
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Seite 7 und 8: Kristallwachstum - Float Zone (FZ)
Seite 9 und 10: Digitale Schaltungstechnik - Techno
Seite 13 und 14: Schleifen, Ätzen und Polieren �
Seite 15 und 16: Wafergrößen � Waferdurchmesser
Seite 17 und 18: Epitaxie � Auf den sehr sauberen
Seite 19 und 20: Aufbringen von Material Zum Aufbrin
Seite 21 und 22: Erzeugung von SiO 2 Schichten � D
Seite 23 und 24: LOCOS � LOCal Oxidation of Silico
Seite 25 und 26: � Lack wird aufgeschleudert ('Spi
Seite 27 und 28: Zusatz: Lift-Off � Hauptsächlich
Seite 29 und 30: Zum Vergleich: Dia Projektor � Ko
Seite 31 und 32: Das Reticle � Die Größe der Mas
Seite 33 und 34: Lithographie: Grenzen � Auflösun
Seite 35 und 36: Masken für
Seite 37 und 38: Masken für
Seite 39 und 40: Die nächste Generation: Extremes U
Seite 41 und 42: Ionenimplantation � Tiefenverteil
Seite 43 und 44: Ionenimplantation � Die Tiefenver
Seite 45 und 46: Wafer Digitale Schaltungstechnik -
Seite 47 und 48: SIMOX Wafer � Spezielle Anwendung
Seite 49 und 50: Ätzen � Entfernen von Material n
Seite 51 und 52: � Wafer wird mit einem Plasma 'bo
Seite 53: Planarisierung � Mit CMP ('Chemic
Seite 59 und 60: n-Wanne: Ätzen der Implantationsma
Seite 63 und 64: Strukturierung der Maske für das F
Seite 69 und 70: p + -Implantation: Implantation / D
Seite 71 und 72: n + -Implantation: Implantation/Dif
Seite 79 und 80: Externe Applets zur Abfolge der Pro
Seite 83 und 84: Silicided Gates � Der Widerstand
Seite 85 und 86: Damascene - Prozeß � Das Ätzen
Seite 89: � 1.2 nm dickes Gate Oxid (
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