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Design-
Komponente 1
Synthese 1
Abbildung 6: Synthese.
HDL Code
Design-
Komponente 2
Design Constraints
Design-
Komponente N
Synthese 2 Synthese N
Netzliste 1 Netzliste 2 Netzliste N
Erstellung
Gesamtsystem
Gesamtsynthese
V. SYNTHESE
Die Synthese ist ein wesentlicher Bestandteil der
Entwicklung und hat großen Einfluss auf die Gesamtfrequenz,
mit der ein System betrieben werden kann.
Im Idealfall wurde das Gesamtsystem schrittweise in
mehrere Module gegliedert, die alle einzeln synthetisiert
und somit auch optimiert werden können. Auch
bei der Softcore-Entwicklung wurde auf diese Weise
vorgegangen. Somit kann jedes Teilsystem einzeln auf
maximale Frequenz optimiert werden. Die nach dieser
Teilsynthese erhaltenen Netzlisten dienen anschließend
als Basis für die Erstellung des Gesamtsystems,
welches abermals optimiert werden kann bzw. sollte.
Abbildung 6 stellt diesen Ablauf nochmals graphisch
dar.
Die eigentlichen Optimierungen werden bei einer
Synthese mit Hilfe sogenannter Timing Constraints
getroffen, mit denen verschiedenste Einstellungen
getroffen werden können. Beispielsweise können
ganze Signalpfade von den Optimierungen ausgenommen
werden, wie etwa asynchrone Reset-Logiken
der Flip-Flops. Alle Constraints an dieser Stelle aufzuführen
würde den Rahmen sprengen. Einen guten
Überblick gibt [3].
Um korrekte Syntheseergebnisse zu erhalten, sollte
der Systemdesigner möglichst alle wichtigen Pfade
per Timing Constraints optimieren. Beim SIRIUS
HULK zählt hierzu beispielsweise der Datenpfad in
der Arithmetisch-Logischen-Einheit (ALU) des
Hardware-Divisors. Aufgrund seiner Konfiguration
hat dieser für eine Berechnung sieben Systemtakte
Zeit, das Ergebnis zu berechnen. Diese sieben Takte
müssen auf diesem Pfad der Synthese über einen
set_multicycle_path-Constraint mitgeteilt werden. Erst
mit diesem weiß die Synthese, dass dieser Pfad im
Worst-Case-Fall nicht den kritischen Pfad darstellt
und kann sich deshalb der Aufgabe der Optimierung
anderer, wirklich kritischer Pfade, widmen. Im Allgemeinen
muss der Systemdesigner jedoch auch darauf
achten, das System nicht zu beschränken. Es sollten
stets realistische Vorgaben gemacht werden, insbesondere
in Bezug auf gewünschte Zielfrequenzen, da
ansonsten negative Effekte auftreten können.
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OPTIMIERUNG EINES 32-BIT-SOFTCORES MIT
HARVARD-ARCHITEKTUR UND DUAL CACHE
Tabelle 2: Syntheseergebnisse – Fmax.
Erreichte
Frequenz
[MHz]
ALU 250,5
Control Unit 111,5
HULK Core 108,0
Cache
132,8 /
1287
MMU 112,8
Zielfrequenz
[MHz]
250
Tabelle 2 gibt einen Überblick über die erreichten
Maximalfrequenzen der einzelnen Systeme. Wie ersichtlich
ist, wäre mit dem Gesamtsystem eine Maximalfrequenz
von 108 MHz auf einem FPGA des Typs
Altera Cyclone IV E – EP4CE115F29C7N möglich.
Jedoch muss beachtet werden, dass die MMU über
einen rein kombinatorischen Aufbau verfügt und somit
deren Delay dem des Cores hinzugefügt werden
muss, sodass sich in Kombination eine Maximalfrequenz
von etwa 55 MHz ergeben würde. Im Vergleich
mit aktuellen Mikrocontrollern wäre dies eine respektable
Systemfrequenz (vgl. Microchip dsPIC mit ca.
40 MHz). Allgemein kann gesagt werden, dass eine
direkte Gegenüberstellung von SoCs bzw. ICs allerdings
immer nur dann Sinn ergibt, wenn sie in gleicher
Technologie gefertigt bzw. emuliert wurden.
VI. AUSBLICK
In naher Zukunft wird die vor kurzem implementierte
FPU noch genaueren Tests unterzogen und dauerhaft
mit in die Synthese eingebunden. Weiterhin kann
die maximale Systemfrequenz mit Hilfe präziserer
Timing Constraints innerhalb der Synthese erhöht und
maximiert werden.
Ebenfalls wäre ein SIRIUS HULK-ASIC denkbar,
welcher den eigentlichen Core, den Cache und die
MMU enthält. In diesem Zuge wäre ebenso die Implementierung
eines (seriellen) Bussystems wie PCI-
Express möglich, um das klassische CPU-
Northbridge-Southbridge-Prinzip zu erfüllen. Hierdurch
könnte Peripherie schnell und problemlos an
den HULK-ASIC angebunden werden.
Unabhängig hiervon wäre ein Multicore-System, basierend
auf den SIRIUS HULK-Cores, denkbar und
durch die Einbindung desselben in Altera Qsys realisierbar.
Allerdings wäre somit die sinnvolle Multicore-Unterstützung
seitens der Software und des Compilers
Voraussetzung.