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Abbildung 7: Vergleich der Erkennungsrate auf Basis der
INRIA-Datenbank [15]
IV. ERGEBNISSE
Dieses Kapitel stellt die Ergebnisse dar, die mit der
oben beschrieben Implementierung erzielt wurden.
Für die Tests wurde eine Kamera verwendet, die Bilder
mit Full-HD-Auflösung bei 50 fps und 8 Bit
Graustufenwerten liefert.
A. Ressourcen
In Tabelle 1 sind die Ressourcen für die einzelnen
Module aufgelistet, während Tabelle 2 die Auslastung
des zur Evaluierung verwendeten Xilinx Virtex ® -5
FPGAs (XC5VFX200T) für das komplette Design mit
6 parallelen Skalenstufen und 3 Skalensätzen im
Zeitmultiplex zeigt.
Wie erkennbar ist, sind hierbei die DSP-Zellen das
begrenzende Element, weswegen bei der Implementierung
der Module insbesondere auf deren Einsatz geachtet
wurde. Durch die Taktverdoppelung konnte die
Anzahl der DSP-Zellen für den HOG erheblich reduziert
werden. Vor allem bei der Normierung können
damit, wie oben beschrieben, sehr viele Ressourcen
eingespart werden, da durch die Taktverdoppelung
128 statt 64 Takte bis zum nächsten Block zur Verfügung
stehen, und so ein großer Teil der Normierung
sequentiell berechnet werden kann.
Im Vergleich zu der Implementierung aus [11] die
auch auf eine Auflösung von 1920 x 1080 Pixel abzielt,
konnte der Ressourcenbedarf – trotz doppeltem
Durchsatz (30 fps zu 60 fps) – deutlich reduziert werden
(Tabelle 3).
B. Echtzeitverhalten
Die Implementierung wurde auf den Betrieb mit einem
Pixel-Takt von 133 MHz und einem Core-Takt
von 266 MHz optimiert. Die Maximalfrequenz liegt
bei etwa 270 MHz (Core-Takt). Daraus ergibt sich
eine maximale Bildrate von 64 fps bei 1920 x 1080
Pixel (Tabelle 3). Die maximale Klassifikationsperformance
liegt damit bei
64
ERKENNUNG VON FUSSGÄNGERN IN ECHTZEIT AUF FPGAS
1920
8
− 6 ∙ 1080 − 14 ∙ 64 = 1.812.096
8
Klassifikationsfenstern pro Sekunde für eine Skalenstufe
(bei einem Skalierungsfaktor von 1). Das Design
aus Tabelle 2 ist somit in der Lage, eine maximale
Anzahl von knapp 11 Mio. Klassifikationsfenstern pro
Sekunde (ohne Zeitmultiplex) zu verarbeiten. Dies
übersteigt bestehende Implementierungen [5], [6], [7],
[11] um mehr als den Faktor 10.
Die Latenz der Implementierung variiert durch die
Skalierungsmodule und die diversen Zeilenspeicher je
nach gewählter Skalenstufe. Durch eine Hardwaresimulation
wurde eine Latenz von unter 150 µs ermittelt.
C. Genauigkeit
Um die Erkennungsrate zu erhöhen, werden im gesamten
Design Werte bei Overflow nicht abgeschnitten
sondern auf den Maximalwert abgerundet, um den
daraus resultierenden Fehler zu minimieren. Des Weiteren
wurden die Bitbreiten der einzelnen Signale so
gewählt, dass es nur unter Worst-Case-Bedingungen
zu einem Overflow kommen kann.
Für die Bewertung der Erkennungsrate wurde die
Implementierung basierend auf der INRIA Datenbank
[15] mit der CPU-Implementierung (R-HOG mit linearer
SVMLight-SVM) verglichen (Abbildung 7).
Hierbei zeigt sich eine um 6% höhere Miss Rate zum
original R-HOG bei 10 -3 FPPW. Dies ist vor allem
durch das Fehlen der trilinearen Interpolation bei der
Histogrammerstellung und die Rundung der einzelnen
Berechnungen (v. a. bei der Normierung) erklärbar.
V. ZUSAMMENFASSUNG
Die hier vorgestellte Implementierung beschleunigt
die Berechnung und Klassifikation der HOG-
Deskriptoren erheblich. Im Vergleich zu bestehenden
Veröffentlichungen [5]-[7],[11] ergibt sich ein Geschwindigkeitsunterschied
um mehr als den Faktor 10
(bei der Multiskalen-Implementierung aus Tabelle 2).
Durch den Einsatz eines doppelt so hohen Core-Taktes
und weiterer Optimierungsmethoden konnte der Ressourcenbedarf
reduziert werden, ohne die Echtzeitfähigkeit
der Implementierung zu beeinträchtigen. Basierend
auf dem Zeitmultiplex-Verfahren konnte die
Anzahl der berechenbaren Skalenstufen auf die bei
CPU- und GPU-Implementierungen übliche Anzahl
erhöht werden. Aufgrund der parametrierbaren Multiskalenmodule
ist eine Anpassung an unterschiedliche
Hardwareplattformen einfach möglich.