2-2022

ERZÄHLE MIR MEHR ÜBER JTAG/BOUNDARY-SCAN!
TDI
TDO
CPLD & PROM
in-system
programming
Connector
test-point
and I/O testing
Boundary-Scan, auch bekannt als
JTAG oder IEEE Std. 1149.1, ist eine
serielle Schnittstelle, die den Zugriff
auf die spezielle eingebettete
Logik ermöglicht, die in vielen der
heutigen integrierten Schaltungen
(ICs) implementiert ist.
JTAG/Boundary-Scan ist eine
schnelle und einfache Methode
zur Prüfung von Fertigungsfehlern
auf elektronischen Baugruppen
oder PCBAs. Des Weiteren kommt
das Verfahren sehr häufig zur
Programmierung von IC’s, wie z.B.
cPLDs, FPGAs oder Flash-Speicher
auf der elektronischen Baugruppe,
während des Fertigungs prozess
oder später bei einem Software-/
Firmware update, zum Einsatz.
TESTEN VON VERBINDUNGEN
Was ist ein Strukturtest?
Betrachten Sie eine einfache
Verbindung zwischen zwei
Bausteine wie in Abbildung 2
gezeigt, bei der ein Ausgangspin
von Baustein A mit einem
Eingangspin von Baustein B
verbunden ist.
Device A
Core
Core
TAP
Core
TAP
Cluster
Device to device
interconnection
testing
Um diese Verbindung zu testen,
wollen Sie einen Wert am
Ausgangspin von Baustein A
treiben und dann prüfen, ob Sie
Functional logic
cluster testing
Core
TAP
Core
TAP
Scan-path
infrastructure
testing
Abbildung 1: PCBA mit JTAG/Boundary-Scan
Device B
Core
Abbildung 2: Einfache Verbindung zwischen zwei Bausteine
Memory cluster
interconnection
testing
Flash Memory
in-system
programming
RAM
RAM
RAM
Flash
diesen Wert auch am Eingangspin
von Baustein B zurücklesen können.
Diese Art des Testens kann für alle
Verbindungen auf einem PCBA
(Printed Circuit Board Assembly)
durchgeführt werden und wird
Strukturtest genannt.
Die großen Vorteile eines Strukturtests
sind:
1. Sie wissen genau, welche
Anschlüsse der PCBA getestet
werden und welche nicht. Daher
erhalten Sie eine Aussage,
welcher Prozentsatz der Pins
/ Netze getestet wird. Diesen
Prozentsatz nennt man auch
Fehlerabdeckung. Ein Wert,
welcher natürlich so hoch als
möglich liegen sollte.
2. Nach dem Test wissen Sie sofort,
welche Verbindungen fehlerfrei
sind und welche nicht. Sie
erhalten somit eine sofortige
Fehlerdiagnose.
3. Die Vorbereitung des Tests
ist einfach, da Sie nur wissen
müssen, welche Verbindungen
auf der Baugruppe bestehen
(Netzliste). Die Funktionalität der
entsprechenden Bausteine ist
für diesen Test nicht relevant.
Beachten Sie, dass auch bei
der Fehlersuche im Bereich der
Inbetriebnahme von Prototypen
oder bei der Reparatur einer
Baugruppe dieser Strukturtest
bereits heute sehr häufig zum
Einsatz kommt. Denn was tun Sie,
wenn ein physikalischer Zugang auf
beiden Seiten besteht?
Sie prüfen diese Verbindung mit
einem Multimeter, indem Sie diese
Verbindung Durchklingeln oder
-piepsen.
BOUNDARY-SCAN
Grundgedanke
Der Grundgedanke hinter
Boundary-Scan besteht darin, dass
Sie keinen externen Zugriff auf die
zu testenden Pin-Verbindungen
benötigen. Mit Boundary Scan
können Sie den Ausgangspin von
Baustein A mit der implementierten
Treiberzelle (D) von innen nach
außen treiben und das Ergebnis am
Eingangspin von Baustein B mit der
implementierten Sense-Zelle (S)
ablesen (Abbildung 3).
Device A
Core
D
Device B
Core
Abbildung 3: Hinzufügen von Treiber- und Sense-Zellen
am Pin für Testzwecke
Diese Drive- und Sense-Zellen
sollten unabhängig von der
Funktionalität (Kern) des Bausteins
sein. Um dies zu realisieren, werden
intern Multiplexer verwendet.
Dieser definiert, ob der Pin mit
der entsprechenden D/S Zelle
(Testmodus) oder mit dem Kern
(Funktionsmodus) verbunden ist.
Core
D/S cell
Mux
Select
Die Zellen können aus einfachen
Logikelementen wie Flip-Flops
aufgebaut werden. Durch
Hinzufügen von D/S Zellen an
allen Bausteinpins und der Reihenschaltung
dieser Zellen, entsteht ein
Schieberegister entlang der Grenze/
Boundary (Pins) des Chips: dies wird
als Boundary-Scan-Register (BSR)
bezeichnet, Abbildung 5.
S
Pin
Abbildung 4: Multiplexer-Konfiguration; Treiber- und
Lesezellen unabhängig von der Funktionalität des Bausteins
Device A
Core
TDI TMS TCK TDO
Device B
Core
TDI TMS TCK TDO
Abbildung 5: Schieberegister entlang der
Boundary (Pins) eines Chips
Mit dem seriellen Dateneingangspin,
der TDI (Test Data In) genannt
wird, und einem seriellen Datenausgangspin,
dem TDO (Test Data
Out), können wir nun alle Pins eines
Chips über sein Boundary-Scan-
Register erreichen. Ein Taktsignal,
der sogenannte TCK (Test Clock),
wird verwendet, um Daten durch das
Boundary-Scan-Register zu schieben,
während das TMS-Signal (Test
Mode Select) die Multiplexer an den
Bausteinpins steuert.
Die Signale TCK, TMS, TDI und
TDO bilden zusammen die
Testschnittstelle des Chips, die
als JTAG-Schnittstelle oder TAP
(Test Access Port) bekannt ist.
Die Boundary-Scan-Register der
Bausteine auf einem PCBA werden
nun in Reihe geschaltet, indem
das TDO des einen Bausteins mit
dem TDI des nächsten Bausteins
verbunden wird. TCK und TMS
werden parallel an alle Bausteine
angeschlossen. Dadurch ergibt
sich eine Boundary-Scan-Kette auf
der Baugruppe mit einem einzigen
TAP für die gesamte Kette.
Kompletter Aufbau
Um die Nutzung der Schnittstelle
nicht nur auf den Zugriff
des Boundary-Scan-Register
zu beschränken, wurde ein
Mechanismus entwickelt, der auch
den Zugriff auf andere Register
über den TAP ermöglicht. Das
Boundary-Scan-Register und alle
anderen Register werden als Datenregister
(DR) bezeichnet. Um auf
die verschiedenen Datenregister
zuzugreifen, wird ein weiteres
Register, das Instruction Register
(IR), verwendet. Auch auf das IR wird
über die TDI- und TDO-Pins des
Chips zugegriffen.
Durch das Laden eines Befehls/
Instruktion in das IR wird ein
bestimmtes DR ausgewählt. Ein
TAP-Controller wählt zwischen dem
Zugriff auf das IR oder auf das durch
den Befehl im IR ausgewählte DR.
Der TAP-Controller ist eine State
Machine (Zustandsdiagramm),
deren Zustandsübergänge von TMS
gesteuert werden.