Logikfamilien: CMOS, dynamisch,... (7.3Mb)

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� Wie vorher, aber mit Gated Invertern. � Layout manchmal angenehmer CKin VLSI Design 03/04 - Logikfamilien Ein-Phasen FF: C 2 MOS D CK !CK CK !CK Q P. Fischer, TI, Uni Mannheim, Seite 120
VLSI Design 03/04 - Logikfamilien 'Echtes' Ein-Phasen dynamisches LATCH � Vermeidet das Problem des Überlappens von CK und !CK in FFs � Gibt es ähnlich mit invertiertem Ausgang und/oder invertierter Clock (PMOS in die Mitte) � Funktion: - Bei CK=1 (transparente Phase) hat man zwei in Serie geschaltete Inverter. - Bei CK=0 behält der Ausgang Q seinen Zustand dynamisch bei: Eine 1 bei Q kann nicht zu 0 werden, weil der hintere NMOS sperrt. Eine 0 bei Q kann nicht durch den PMOS zu einer 1 werden, weil der Zwischenknoten nicht 0 werden kann. Zur Stabilisierung einer 1 am Zwischenknoten D Q CK CK P. Fischer, TI, Uni Mannheim, Seite 122
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� Schaltbild zur Simulation der n
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� Für den NMOS ist V GS = V in ,
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� Hiermit ist meist Durchlaufzeit
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� PSPICE mit nmos25, pmos25. VLSI
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� Aus Rabey, 1.2µm Technologie,
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Einfluß der Anstiegszeit des Einga
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Ideale Transistorgröße in komplex
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