Logikfamilien: CMOS, dynamisch,... (7.3Mb)

VLSI Design 03/04 - Logikfamilien
Transistorgrößen in MOS Gattern
� Betrachte z.B. NOR Funktion mit 3 Eingängen:
� Die Serienschaltung der PMOS hat bei 3 identischen W/L
die effektive Größe W/L Σ = 1/3 W/L.
� Die Anstiegszeit wird daher 3 x langsamer als im Inverter.
� Lösung (L ist bereits minimal):
W der PMOS wird 3x größer gemacht als im Inverter
(hier wären die PMOS also (2-3) x 3 = 8x größer als die
NMOS...)
� Dies führt jedoch zu sehr großen Eingangskapazitäten,
insbesondere bei PMOS und bei Gattern mit vielen 'gestapelten'
Transistoren.
� Mehr als 3 gestapelte PMOS Transistoren werden daher kaum
benutzt.
� NAND Logik ist hier vorteilhaft, weil die PMOS dort parallel sind
und die Größe nicht erhöht werden muß.
('etwa 75% aller Logik benutzt NANDs' - laut 'design of high
performance microprocessor circuits', IEEE Press)
� Ein NAND mit 3 Eingängen hat also etwa gleich große NMOS
und PMOS Transistoren.
a
b
c
a
W/L
W/L
W/L
b c
W/3L = 1/3 W/L
P. Fischer, TI, Uni Mannheim, Seite 38
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