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VLSI Design 03/04 - <strong>Logikfamilien</strong> Erzeugung der Referenzspannung V REF ~ X - V BE V CC2 V REF V EE GND 907Ω 4.98kΩ -5.2V Spannung X durch resistiven Teiler + Dioden festgelegt Dioden zur Temperaturkompensation P. Fischer, TI, Uni Mannheim, Seite 139
VLSI Design 03/04 - <strong>Logikfamilien</strong> Wired-OR in ECL � Mehrere Ausgänge können direkt verbunden werden. Sie bekommen nur einen Pulldown-Widerstand. � Diese 'Wired-OR' kostet keinerlei Resourcen und spart Leistung Gatter1 Gatter2 A+B V CC2 A+B+C+D V TERM V CC2 C+D P. Fischer, TI, Uni Mannheim, Seite 140
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� Schaltbild zur Simulation der n
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� Für den NMOS ist V GS = V in ,
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� Hiermit ist meist Durchlaufzeit
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� PSPICE mit nmos25, pmos25. VLSI
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� Aus Rabey, 1.2µm Technologie,
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Einfluß der Anstiegszeit des Einga
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Ideale Transistorgröße in komplex
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Optimierter Volladdierer (invertier
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Pass-Transistor Logik: Nur NMOS Sch
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A 3 A 2 A 1 A 0 Sel0 !Sel0 Sel0 !Se
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