Logikfamilien: CMOS, dynamisch,... (7.3Mb)
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� Aus Rabey, 1.2µm Technologie, 5V Versorgung:<br />
PMOS<br />
PMOS<br />
PMOS<br />
VLSI Design 03/04 - <strong>Logikfamilien</strong><br />
Abschätzung der Kapazitäten<br />
Überlapp<br />
Dioden<br />
Gates<br />
Leitung<br />
C[fF]<br />
� Der Miller-Effekt ist hier vernachlässigt (s. nächste Seite)<br />
� Diese grobe Analyse zeigt:<br />
- Kapazitäten des Treibers und des angeschlossenen Inverters sind vergleichbar<br />
- Der PMOS trägt viel zur Kapazität bei ⇒ ein kleinerer PMOS gibt eine kleinere mittlere Verzögerung (Mittelwert aus t PHL<br />
und t PLH ). Man nimmt daher u.U. die leichte Reduktion im Störabstand und die Asymmetrie in t r und t f in Kauf<br />
- Bei kurzen Leitungen tragen diese wenig bei.<br />
� In DSM werden die MOS-Kapazitäten kleiner, die der Leitungen sinken relativ wenig ⇒ Die korrekte<br />
Abschätzung (Extraktion) der Leitungskapazitäten wird wichtiger!<br />
1.6<br />
4.7<br />
3.5<br />
5.9<br />
3.8<br />
11.4<br />
2<br />
32.7<br />
P. Fischer, TI, Uni Mannheim, Seite 21
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