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VLSI Design 03/04 - <strong>Logikfamilien</strong> Kapazitäten der internen Knoten � Betrachte z.B. NAND Funktion mit 4 Eingängen: � Die Knoten zwischen den NMOS Transistoren haben parasitäre Kapazitäten (Dioden) � Die unteren Transistoren müssen daher höhere Kapazitäten umladen als die oberen: Die Verzögerung ist länger (Dieser Fall gilt, wenn die Lastkapazität klein oder vergleichbar zu den internen Kapazitäten ist.) Lösungen: � Zeitkritische Signale nahe am Ausgang anschließen � Transistoren 'unten' breiter machen, um den Durchgangswiderstand zu erniedrigen und die RC-Zeit zu reduzieren (Diese 'tapered layouts' werden jedoch kaum mehr benutzt, da die Layouts sehr unsystematisch werden!) A1 A2 A4 0⇒11 A3 1 A2 1 0⇒11 A1 P. Fischer, TI, Uni Mannheim, Seite 41
VLSI Design 03/04 - <strong>Logikfamilien</strong> t p als Funktion des Fan-In � Der Serienwiderstand der NMOS führt zusammen mit den Kapazitäten der Zwischenknoten zu einem quadratischen Ansteigen der Abfallzeit und damit der Verzögerung t pHL (s. später..) � Gates mit hohem Fan-In (>3-4) vermeiden! t p (nsec) 4.0 3.0 2.0 1.0 quadratic linear t pHL 0.0 1 3 5 fan-in 7 9 t p t pLH AVOID LARGE FAN-IN GATES! (Typically not more than FI < 4) P. Fischer, TI, Uni Mannheim, Seite 42
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Seite 7 und 8: � Schaltbild zur Simulation der n
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Seite 11 und 12: � Für den NMOS ist V GS = V in ,
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Seite 17 und 18: � Hiermit ist meist Durchlaufzeit
Seite 19 und 20: � PSPICE mit nmos25, pmos25. VLSI
Seite 21 und 22: � Aus Rabey, 1.2µm Technologie,
Seite 23 und 24: Einfluß der Anstiegszeit des Einga
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LD = 10 Q D VLSI Design 03/04 - Log
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I 1 I 2 I N φ φ VLSI Design 03/04
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φ in VLSI Design 03/04 - Logikfami
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� Füge einen Inverter hinter jed
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� Abwechselnd N-Stufen und P-Stuf
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Beispiel: breites UND Gatter (Adres
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Beispiel: breites ODER (z.B. f. Mat
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Messung: auf der 1mm Leitung und hi
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