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VLSI Design 03/04 - <strong>Logikfamilien</strong> Zum Abschluß: Eine wahre Geschichte � In einem Design in 0.8µm Technologie befand sich folgende Struktur: PHI FF1 � Beobachtungen: 1mm lange Leitung - Bei kleiner werdender Versorgungsspannung gehen Einsen verloren FF2 P. Fischer, TI, Uni Mannheim, Seite 128
Messung: auf der 1mm Leitung und hinter FF2 VDD 3.7 V = 4.8V 4.5V VLSI Design 03/04 - <strong>Logikfamilien</strong> 1 verloren P. Fischer, TI, Uni Mannheim, Seite 129
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� Schaltbild zur Simulation der n
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� Für den NMOS ist V GS = V in ,
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� Hiermit ist meist Durchlaufzeit
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� PSPICE mit nmos25, pmos25. VLSI
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� Aus Rabey, 1.2µm Technologie,
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Einfluß der Anstiegszeit des Einga
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Ideale Transistorgröße in komplex
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Pass-Transistor Logik: Nur NMOS Sch
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