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VLSI Design 03/04 - <strong>Logikfamilien</strong> RC Verzögerung durch Leitungswiderstand � Das Treiben einer entfernten Last durch eine lange Leitung trägt die Leitung selbst durch ihr RC zur Verzögerung bei. N x R eff N x C eff 1 2 N R eff RC ~ R eff C eff x N 2 Grobe Näherung ! � Die Abschätzung der RC-Zeit durch Addition ALLER Rs und ALLER Cs nennt man Elmore-Delay � Diese Methode ist sehr pessimistisch (C-load im hinteren Teil ist kleiner) und liefert 'worst case' C eff P. Fischer, TI, Uni Mannheim, Seite 54
VLSI Design 03/04 - <strong>Logikfamilien</strong> RC Verzögerung mit Buffern Optimale Anordnung Bessere Formel nach je m Elementen einen Buffer mit Verzögerung t buf einfügen: - Anzahl Segmente = n/m - Anzahl Buffer = n/m -1 P. Fischer, TI, Uni Mannheim, Seite 55
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� Füge einen Inverter hinter jed
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� Abwechselnd N-Stufen und P-Stuf
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Beispiel: breites UND Gatter (Adres
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Beispiel: breites ODER (z.B. f. Mat
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