Logikfamilien: CMOS, dynamisch,... (7.3Mb)
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Ideale Transistorgröße in komplexeren Gattern<br />
� Beispiel für relatives W/L eines komplexen Gatters für symmetrisches Schalten bzw. Schwelle = VDD/2<br />
bei K N =3K P :<br />
VLSI Design 03/04 - <strong>Logikfamilien</strong><br />
b<br />
a<br />
a<br />
2<br />
d<br />
6<br />
2<br />
2<br />
6<br />
W/L = 3<br />
W/L = 1<br />
� Aber: In der Realität (Standardzellbibliotheken) wird dies oft nicht befolgt (gibt sehr unschöne Layouts).<br />
� Wenn mehrere Eingänge gleichzeitig schalten, sind die Verzögerungen anders!<br />
c<br />
12<br />
12<br />
1<br />
b<br />
c<br />
f<br />
d<br />
P. Fischer, TI, Uni Mannheim, Seite 40
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