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VLSI Design 03/04 - Logikfamilien Weitere gemischte Gatter � Entsprechend kann man in CMOS direkt implementieren: etc. � Diese direkt implementierten Gatter benötigen bei N Eingängen 2N Transistoren (N x NMOS, N x PMOS) P. Fischer, TI, Uni Mannheim, Seite 30
VLSI Design 03/04 - Logikfamilien Stick Diagramm � Um die Topologie eines Layouts dazustellen zeichnet man 'Stick-Diagramme' mit vereinfachten FETs: � Was ist z.B. das hier ? VDD GND Gates in1 in2 out GND PMOS-Bereich NMOS-Bereich P. Fischer, TI, Uni Mannheim, Seite 31
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Seite 7 und 8: � Schaltbild zur Simulation der n
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Seite 11 und 12: � Für den NMOS ist V GS = V in ,
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Seite 17 und 18: � Hiermit ist meist Durchlaufzeit
Seite 19 und 20: � PSPICE mit nmos25, pmos25. VLSI
Seite 21 und 22: � Aus Rabey, 1.2µm Technologie,
Seite 23 und 24: Einfluß der Anstiegszeit des Einga
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Vorteile: � Statische Logik � k
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Beispiel: breites UND Gatter (Adres
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