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VLSI Design 03/04 - Logikfamilien ECL Gatter 1967 � Bipolar-Transistoren (und damit ECL) gab es lange vor CMOS ! B C E v 1 A B v 2 C n + n - v cc v 3 R C1 GROUND E n + p - R B p + R C2 v bb v 02 R E v 01 R E P. Fischer, TI, Uni Mannheim, Seite 141 C n +
Vorteile: VLSI Design 03/04 - Logikfamilien Zusammenfassung ECL � Statische Logik � Sehr schnell (hohe Ströme, kleiner Hub, hohes g m der Bipolar-Transistoren), t p ~ 50ps � DC-Stromverbrauch (Konstantstrom!, keine 'Spikes' in der Versorgung) � Kurzschließen von Ausgängen ergibt eine ODER-Funktion ('Wired OR') Nachteile: � Hoher Stromverbrauch pro Gatter (100µA .. 1mA!) � V REF muß innerhalb des Signalhubs liegen. Absolutes Matching zwischen Chips nötig! Daher Signalhub in single ended ECL = 800mV » 115mV � NAND Gatter unvorteilhaft wegen gestapelter Transistoren, die in Sättigung geraten können � Benötigt separates VTT (kann durch äquivalenten Spannungsteiler zwischen V CC und V EE ersetzt werden) � Inzwischen von DSM CMOS 'eingeholt' Verbesserung Differentielles ECL: � Anstelle V REF wird ein zweiter Eingang benutzt. � Man hat dann alle Vor/Nachteile von komplementärer Logik � Differentieller Eingang hat relativ gute 'Common mode rejection' (Ausgang bleibt unverändert, wenn sich DC-Niveau beider Eingänge gleichzeitig ändert) PECL, LVPECL: � Zur besseren Integration in CMOS inzwischen auch ('Positive ECL') mit VEE=GND, VCC=5V/3V P. Fischer, TI, Uni Mannheim, Seite 142
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� Schaltbild zur Simulation der n
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� Für den NMOS ist V GS = V in ,
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� Hiermit ist meist Durchlaufzeit
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� PSPICE mit nmos25, pmos25. VLSI
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� Aus Rabey, 1.2µm Technologie,
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Einfluß der Anstiegszeit des Einga
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Ideale Transistorgröße in komplex
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Optimierter Volladdierer (invertier
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Pass-Transistor Logik: Nur NMOS Sch
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