Logikfamilien: CMOS, dynamisch,... (7.3Mb)

VLSI Design 03/04 - Logikfamilien
Inverterkette als Buffer
� Lösung: Kette aus zunehmend größer werdenden Invertern.
C IN
αC IN
� Die Kette bestehe aus n Invertern, die um jeweils einen Faktor a größer werden
� Die Verzögerung eines Inv. ist t P = α t P0 , (t P0 ist die Verzögerung beim Treiben eines gleichgroßen Inv.)
� Die Gesamtverzögerung ist T = n t P = n α t P0
� Es gilt C L = α n C IN oder n ln α= ln (C L /C IN )
� Also T = (a / ln a) ln (C L /C IN ) t P0
� Hier ist nur α unbekannt. ∂T(α)/∂α = 0 liefert a = e = 2.718... und T = e ln (C L /C IN ) t P0
� Jeder Inverter ist also etwa 3x so groß wie der vorhergehende
� Man braucht ln(C L /C IN ) Stufen
α 2 C IN
� Aus verschiedenen Gründen (z.B. Minimierung des Querstroms oder der Fläche) sind etwas größere
Verhältnisse (10) oft besser. Die Erhöhung der Verzögerung ist minimal (wenige %, s. Buch v. Veendrick).
C L
P. Fischer, TI, Uni Mannheim, Seite 53