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VLSI Design 03/04 - <strong>Logikfamilien</strong> Problem: 'Charge redistribution' � Die Ausgangsspannung kann unerwünscht einbrechen, wenn ein entladener parasitärer Kondensator (hier zwischen MN2 und MN3) mit dem Ausgang verbunden wird. � Dies kann passieren, obwohl der Ausgang auf high bleiben sollte (Beispiel NAND, Eingang 'inlo' ist 0) V V V MP phi MN3 inhi inlo MN2 MN1 0 out V V0 3V P. Fischer, TI, Uni Mannheim, Seite 104
VLSI Design 03/04 - <strong>Logikfamilien</strong> Einfluß der Kapazitäten � Drain des PMOS vergrößert ⇒ Kapazität des Ausgangsknotens größer ⇒ kleinere Störung PHI Oberer Eingang AD = 6.4p AD = 0.64p P. Fischer, TI, Uni Mannheim, Seite 105
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� Schaltbild zur Simulation der n
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� Für den NMOS ist V GS = V in ,
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� Hiermit ist meist Durchlaufzeit
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� PSPICE mit nmos25, pmos25. VLSI
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� Aus Rabey, 1.2µm Technologie,
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Einfluß der Anstiegszeit des Einga
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Ideale Transistorgröße in komplex
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