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48 PCB giugno 2011 ▶ Progettazione - ProPrietà intellettuale, dall’idea allo sviluPPo Pianificazione topologica di dettaglio Continua la seconda parte del lungo white paper dedicato alla tecnologia sviluppata per poter combinare l’intelligenza di un progettista di pcb con un sistema di sbroglio automatico di dean Wiltshire, Mentor Graphics seconda e ultima parte Abbiamo osservato come avvenga anzitutto una prima pianificazione intorno ai componenti già disposti. Successivamente, questo stadio di pianificazione può richiedere un livello di intervento più minuzioso, al fine di assicurare le priorità necessarie per altri segnali. L’esempio mostrato in Fig. 8 si riferisce ad una pianificazione già condotta successivamente alla disposizione dei componenti. Per questo bus, è necessario pianificare nel dettaglio i percorsi di diciassette bit, il cui flusso è strutturato secondo uno schema abbastanza ordinato. Per pianificare questo bus, il progettista del pcb tiene in considerazione l’ostacolo presente, le regole dei diversi strati e tutti gli altri vincoli significativi. Sulla base di questi input, egli decide di pianificare la seguente soluzione topologica, illustrata in Fig. 9. Nella Fig. 9, l’area di dettaglio “1” specifica la pianificazione definita per raccogliere, sullo strato superiore “rosso”, i segnali dai piedini del componente e convogliarli sul percorso topologico illustrato nel dettaglio “2”. Ciò viene effettuato mediante un’area ”non impacchettata” per la quale viene però imposto uno sbroglio complanare, che utilizzi solo lo strato 1. Questa scelta, che può sembrare ovvia in questa situazione di progetto, imporrà all’algoritmo di sbroglio di utilizzare lo strato superficiale per connettere al percorso topologico rosso. Tuttavia, in altre situazioni, la presenza di ostacoli potrebbe suggerire di imporre all’algoritmo differenti vincoli di uso degli strati per procedere allo sbroglio di una particolare sezione di bus. Dopo aver riunito le tracce in un percorso a pacchetto sullo strato 1, il progettista pianifica (v. dettaglio “3”) una transizione verso lo strato 3, sul quale far coprire al bus il lungo percorso per attraversare il pcb. Si può notare come questo percorso topologico sullo strato 3 sia più largo di quello sullo strato superiore – viene infatti tenuto debito conto dello maggiori esigenze di spazio necessarie per controllare l’impedenza. Inoltre, il progetto ha anche identificato l’esatta posizione dei passaggi di strato – le 17 via.
Il percorso topologico scende quindi lungo il lato destro della Fig. 9, dopodiché, in corrispondenza del dettaglio “4”, si rendono necessarie numerose giunzioni a T, ciascuna di un singolo bit, per estrarre dal percorso principale le connessioni verso i diversi piedini del componente. Il progettista in questo caso ha preferito mantenere la maggior parte del flusso di connessione sullo strato 3, operando man mano delle fughe verso altri strati per le connessioni ai pin del componente. Per fare ciò, ha disegnato un’area topologica in cui sono indicate le connessioni che abbandonano il percorso principale per lo strato 4 (rosa), sul quale vengono effettuate le giunzioni a T dei singoli bit verso lo strato 2, dal quale infine tramite ulteriori via vanno a connettersi ai piedini del dispositivo. Successivamente il percorso topologico continua, sempre sullo strato 3, fino all’area del dettaglio “5”, utilizzata per collegarsi al componente attivo. Queste connessioni, dopo aver raggiunto i piedini del dispositivo, proseguono fino a delle resistenze di pulldown disposte appena sotto al componente. Il progettista utilizza un’altra area topologica per specificare le connessioni dallo strato 3 allo strato 1, sul quale giacciono i pin sia del dispositivo attivo che delle resistenze di pull-down. Per effettuare la pianificazione di dettaglio appena descritta sono necessari circa 30 secondi. Dopo aver acquisito il piano corrispondente, il progettista può procedere immediatamente con il suo sbroglio, oppure può scegliere di continuare con la creazione di ulteriori panificazioni topologiche e successivamente effettuare lo sbroglio automatico di tutti i piani in un’unica passata. L’esecuzione dello sbroglio automatico di questo piano impiega meno di 10 secondi. Tuttavia questa velocità non sarebbe affatto significativa, ed anzi rappresenterebbe solo uno spreco di tempo, se i risultati non fossero di buona qualità, ovvero non rispec- Fig. 8 - Le net line di questo bus derivano da una pianificazione topologica di priorità superiore, subordinata alla disposizione dei componenti. Per disporre di questo bus verrà quindi creato un piano topologico che non comporti modifiche nella posizione dei componenti chiassero pienamente l’intento del progettista. Lo verificheremo mediante le figure seguenti, che illustrano i risultati dell’attività di sbroglio automatico. Routing Topologico Partendo da sinistra, si può verificare come tutte le connessioni create a partire dai pin del componente rispettino l’intento espresso dal progettista, rimanendo sullo strato 1 e raggruppandosi in una struttura compatta di bus a pacchetto, come mostrato nella Fig. 10, dettagli “1” e “2”. Il dettaglio “3” mostra invece come è stata realizzata la transizione dallo strato 1 allo strato 3, utilizzando una disposizione compatta ed efficiente delle via. Come già evidenziato, le problematiche di impedenza sono state evitate realizzando tracce più larghe e maggiormente separate, chiaramente distinguibili grazie alla visualizzazione dei percorsi con le loro larghezze reali. In Fig. 11, il dettaglio “4” mostra come il percorso topologico si allarghi laddove è necessario realizzare delle via per poter effettuare le giunzioni a T dei singoli bit. Anche in questo caso il piano è stato implementato nel rispetto dell’intento del progettista, con le giunzioni a T di singoli bit che escono dal flusso principale saltando dallo strato 3 allo strato 4. Inoltre, si può anche notare Fig. 9 - Il risultato della pianificazione del bus come sullo strato 3 le tracce rimangano il più compatte possibile, riavvicinandosi rapidamente subito dopo essersi aperte per aggirare una via. La Fig. 12, infine, mostra il risultato dello sbroglio automatico per il dettaglio “5”. Le connessioni al componente attivo richiedono una transizione dallo strato 3 allo strato 1. Le via sono state disposte ben allineate al di sopra dei pin del componente, mentre sullo strato 1 le tracce si connettono prima ai piedini del componente per poi proseguire fino alle resistenze di pull-down. Riepilogando, in questo esempio è stato pianificato in dettaglio il percorso di 17 bit per connettere 4 distinte tipologie di componenti, nel rispetto dell’intento del progettista in termini di strati e di flusso. Il tutto è stato definito in circa 30 secondi e seguito da uno sbroglio automatico di elevata qualità, per l’esecuzione del quale sono stati necessari 10 ulteriori secondi. Elevando il livello di astrazione dalla disposizione delle tracce alla pianificazione topologica, il tempo totale di realizzazione delle interconnessioni è stato drasticamente ridotto, ma non solo: ancor prima che venga avviata la disposizione delle interconnessioni, c’è già una chiara e reale comprensione delle densità in gioco e delle probabilità di realizzazione del progetto. Forti di questa consapevolezza, è lecito chiedersi: PCB giugno 2011 49
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