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EDA-Tools
bindungsdaten auch von einer Netzliste, statt von einem Golden
Board ablernen.
Die Verbindungsprüfung (Buzz) erfordert, dass die Bauteile an
beiden Enden der Verbindung Boundary-Scan-fähig sind. Wie
sieht es aber aus, wenn sich dazwischen Logik-Bauteile befinden,
die keine Boundary-Scan-Strukturen besitzen In diesem Fall
misst man einfach „durch die Logik hindurch“, indem man die benachbarten
JTAG-Bauteile verwendet. Die Logikeingänge werden
durch die verbundenen Boundary-Scan-fähigen Treiberpins stimuliert
und die Antwort der Logikausgänge durch entsprechend
verbundene Boundary-Scan-fähige Sensoren zurückgelesen. Dieser
funktionale, Bauteil-orientierte Test ist als Clustertest bekannt
und kann für beliebige Logik sowie Speicherbausteine verwendet
werden. In Abhängigkeit von der Komplexität des Clusters kommen
verschiedene JTAGLive-Module zum Einsatz.
Clustertest für beliebige Logik und Speicherbausteine
Genau wie beim Test einer Pin-zu-Pin-Verbindung kann das
Rücklesen der Ausgangspins eines Clusters interaktiv durchgeführt
werden. Das Rücklesen von Ausgangssignalen eines Clusters
auf Basis einer einzelnen Eingangskombination ist die dritte Messmöglichkeit,
die im Buzz-Modul realisiert wurde. Die Antwort eines
Clusters auf eine Sequenz von Eingangsstimuli kann ebenfalls
interaktiv erfolgen, ähnlich dem Konzept Mustergenerator/Logikanalysator,
jedoch ohne deren relativ hohe Komplexität. Hierfür ist
das JTAGLive-Modul Clip ausgelegt.
Im Gegensatz zur interaktiven Testerstellung über die Module
Buzz, AutoBuzz oder Clip, bietet das JTAGLive-Modul Script die
Möglichkeit, auf Basis einer Programmiersprache erweiterte Tests
sehr flexibel zu erstellen.
Ein Beispiel wäre der Test von Mixed-Signal-Architekturen, bei
dem neben dem interaktiven Zugriff auch Schleifen beziehungsweise
if/else-Strukturen, für die Initialisierung von Registern, erforderlich
sind. Script verwendet die Open-Source-Programmiersprache
Python, die aufgrund ihrer einfachen Syntax, gepaart mit
leistungsfähigen Möglichkeiten zur Datenmanipulation bei vielen
Ingenieuren in aller Welt sehr beliebt ist.
Die Schaffung von Testmodulen mittels der Skriptsprache fördert
einen Bauteile-orientierten Testansatz und bietet damit auch
die Wiederverwendbarkeit des erstellten Testcodes. Wer mit der
Open-Source-Sprache Python arbeitet, profitiert von Tausenden
Hilfsroutinen, welche eine breite Anwender-Community bereitstellt.
Gerade bei Flash-Speichern soll nicht unerwähnt bleiben,
dass das Script auch zur Programmierung dieser Speicher eingesetzt
werden kann.
Designs mit Mikroprozessoren und/oder FPGAs
Bei Mikroprozessor-basierten Designs kann das Boundary-Scan-
Register des Prozessors dazu benutzt werden, kontrollierte
Schreib- und Lesezyklen auf den Bus auszugeben, um zu verifizieren,
dass Peripheriebauteile und Speicher ordnungsgemäß verbunden
sind.
Wenn aber die CPU kein Boundary-Scan-Register hat In diesem
Fall kann das JTAG-Debug-Interface des Mikroprozessors an
dessen Stelle benutzt werden, um die Steuerung der Prozessorpins
zu übernehmen. Auf diesem Konzept beruht die Funktionsweise
des Werkzeugs CoreCommander. Derzeit unterstützt CoreCommander
Bauteile mit dem Core ARM 7/9/11, Cortex, C166 sowie
PowerPC, X-Scale und einigen TI-DSPs. Über den Prozessorkern
werden jetzt mit einer hohen Geschwindigkeit Schreib- und Lesezyklen
durchgeführt, interaktiv oder im Rahmen eines Skripts.
AutoBuzz kann die Verbindungsdaten von einem “Golden Board“ (fehlerfreie
Baugruppe) ablernen. Die abgelernten Verbindungsdaten können dann als
Referenz dienen, um weitere Baugruppen auf Fehler zu prüfen.
Die Werkzeuge der JTAGlive-Familie benötigen nur einen sehr geringen
Aufwand zur Konfiguration.
Neben der Durchführung von Verbindungstests kann der Core-
Commander auch benutzt werden, um interaktiv die richtigen Registereinstellungen
von Peripheriecontrollern zu definieren. DDR-
Speichercontroller und Ethernet Mac sind Beispiele, bei denen
entsprechende Registereinstellungen notwendig sind, um das richtige
Protokoll und Timing für die Kommunikation zwischen Peripheriecontroller
und angeschlossenen Peripheriebausteinen (in
diesem Fall Speicher oder Ethernet-PHY) sicherzustellen.
Bei FPGA-basierten Designs steht man vor der gleichen Herausforderung,
Verbindungen zu verifizieren und geeignete Registereinstellungen
festzulegen sobald Peripheriecontroller in Form von
IP-Kernen in ein FPGA umgesetzt sind.
Schnelle Schreib- und Lesezyklen
Im Gegensatz zu Mikroprozessoren steht hier jedoch kein JTAG-
Debug-Interface zur Verfügung, das den Zugriff auf die IP-Kerne
erlaubt. Mit Hilfe des IP-Moduls JTAG Translator von JTAG Technologies
kann das vorhandene JTAG-Interface eines FPGA-Bauteils
für diese Testanwendungen erweitert werden. Dieses Modul
bietet den JTAG-Zugriff, um IP-Kerne wie Memory-, Bus-Controller
und mehr über die implementierte Schnittstellen-Busse wie
AMBA, Avalon, CoreConnect und Wishbone zu steuern und zu
überwachen. Das Translator-Modul wird über einen CoreCommander
betrieben und ermöglicht schnelle Schreib- und Lesezyklen,
ähnlich denen der Debug-Logik in Mikroprozessoren. (ah) n
Der Autor: Peter van den Eijnden ist Geschäftsführer von JTAG
Technologies.
Bilder: JTAG Technologies
60 elektronik industrie 05/2013
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