Logikfamilien (4.2 MB)
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� Schwacher PMOS hält Ausgang auf VDD<br />
Maßnahmen gegen Leckströme<br />
� Statischer Stromverbrauch während Evaluation<br />
� Ähnlich clocked pseudo-NMOS<br />
VLSI Design: <strong>Logikfamilien</strong><br />
Q<br />
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φ<br />
� Wie ‚Level Restore‘ bei Pass Gates<br />
� Solange Q Null ist wird der dynamische Knoten<br />
mit einem PMOS nach 1 gezogen<br />
� Wird der dynamische Knoten in der Evaluation<br />
nach 0 entladen, so ‚lässt der PMOS los‘<br />
Q<br />
P. Fischer, ZITI, Uni Heidelberg, Seite 106