Logikfamilien (4.2 MB)

Kapazitäten der internen Knoten
� Betrachte z.B. NAND Funktion mit 4 Eingängen:
� Die Knoten zwischen den NMOS Transistoren haben
parasitäre Kapazitäten (Dioden)
� Die unteren Transistoren müssen daher höhere
Kapazitäten umladen als die oberen: Die Verzögerung ist
länger
(Dieser Fall gilt, wenn die Lastkapazität klein oder
vergleichbar zu den internen Kapazitäten ist.)
Lösungen:
� Zeitkritische Signale nahe am Ausgang anschließen
� Transistoren 'unten' breiter machen, um den
Durchgangswiderstand zu erniedrigen und die RC-Zeit zu
reduzieren
(Diese 'tapered layouts' werden jedoch kaum mehr
benutzt, da die Layouts sehr unsystematisch werden!)
VLSI Design: Logikfamilien
Hier muss der Poly-Active Abstand
eingehalten werden, daher ist der
Poly-Pitch auf dem Gate nicht
minimal und die Diffusions-
Kapazitäten sind unnötig hoch.
Tapering bringt also nicht viel!
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1
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1
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P. Fischer, ZITI, Uni Heidelberg, Seite 41