Logikfamilien (4.2 MB)
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� Hiermit ist meist Durchlaufzeit gemeint.<br />
Geschwindigkeit<br />
� Durchlaufzeit (t PLH, t PHL) entsteht durch die endliche Anstiegszeit des Ausgangssignals.<br />
� Wird durch eine Last die Anstiegszeit langsamer, so wird effektiv die Durchlaufzeit länger.<br />
Geschwindigkeit wird bestimmt durch:<br />
� Die Kapazität, die umgeladen werden muß. Die wichtigsten sind<br />
- Drain-Gate Überlapp (Drain-Bulk und Drain-Gate sind klein, da MOS meist in Sättigung oder aus)<br />
- Drain-Dioden Sperrschichtkapazitäten<br />
- Leitungskapazitäten<br />
- Eingangskapazität der nächsten Stufe (Gate-Kapazitäten)<br />
�� Die Transistorparameter: K, die Schwelle und das W/L der Transistoren<br />
� Die Versorgungsspannung (Höhere Versorgung ⇒ mehr Strom, aber auch höherer Hub)<br />
� Die Anstiegszeit des Eingangssignals<br />
Faustregel:<br />
� Wenn die Lastkapazitäten dominieren (Leitungen und C in der nächsten Stufen, also z.B. bei hohem<br />
Fan-Out) braucht man große Transistoren ('Treiber', 'buffer')<br />
� Ist die Last klein, so genügen kleine Transistoren<br />
Merke: Minimale Gate Verzögerung für 0.25µm-0.35µm Technologien ist etwa 50-100 ps<br />
VLSI Design: <strong>Logikfamilien</strong><br />
P. Fischer, ZITI, Uni Heidelberg, Seite 17
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