Logikfamilien (4.2 MB)
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t p im NAND als Funktion des Fan-In<br />
� Der Serienwiderstand der NMOS führt zusammen mit den Kapazitäten der Zwischenknoten zu einem<br />
quadratischen Ansteigen der Abfallzeit und damit der Verzögerung t pHL<br />
� Gates mit hohem Fan-In (>3-4) vermeiden!<br />
VLSI Design: <strong>Logikfamilien</strong><br />
tp (nssec)<br />
4.0<br />
3.0<br />
2.0<br />
1.0<br />
quadratic<br />
linear<br />
t pHL<br />
0.0<br />
1 3 5<br />
fan-in<br />
7 9<br />
t p<br />
t pLH<br />
AVOID LARGE FAN-IN GATES! (Typically not more than FI < 4)<br />
P. Fischer, ZITI, Uni Heidelberg, Seite 42
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