Logikfamilien (4.2 MB)
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φ<br />
in<br />
Problem: 'Clock Feedthrough'<br />
Q<br />
Ladungsinjektion<br />
in ⇒ Q<br />
Ladungsinjektion<br />
Phi ⇒ Q<br />
Ausgang<br />
Takt<br />
t tr=1ns =1ns / 0.1ns<br />
� Das Taktsignal kann durch die Gate-Drain Kapazität des PMOS auf den Ausgang durchkoppeln<br />
� Die Stärke des Effekts hängt von der Anstiegszeit des Taktsignals und den Kapazitätsverhältnissen ab.<br />
� Der Effekt kann positiv ausgenutzt werden, da er den Störabstand erhöht. Etwas charge redistribution<br />
stört dann nicht mehr…<br />
VLSI Design: <strong>Logikfamilien</strong><br />
P. Fischer, ZITI, Uni Heidelberg, Seite 110
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