Logikfamilien (4.2 MB)

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BiCMOS Logik � Durch die gleichzeitige Benutzung von Bipolar- und CMOS Transistoren auf einem Chip hat man mehr Möglichkeiten. � Meist werden die bipolaren Transistoren in Treiberstufen eingesetzt, um effizient hohe Kapazitäten umzuladen � In den meisten Technologien sind bipolare Transistoren jedoch nicht verfügbar... VLSI Design: <strong>Logikfamilien</strong> P. Fischer, ZITI, Uni Heidelberg, Seite 153
� Bipolare Logiken (TTL, ECL) auf dem Rückzug � Mit NMOS und PMOS mehrere Möglichkeiten: - CMOS - P-Last-Logik - Pass-Gate-Logik - Dynamische Precharge Logik - Differentielle Logiken - andere... � Absoluter Mainstream (≥ 95%) ist CMOS Zusammenfassung �� Andere Typen in Nischen (Decoder, Sensorik, 'handoptimierte' Blöcke wie Addierer oder Multiplizierer...) � Als diskrete ICs entstehen immer neue Familien mit feinen Unterschieden: - Versorgungsspannung - Treiberfähigkeit - Dynamischer Stromverbrauch vs. Geschwindigkeit - Signalpegel - Kompatibilität mit anderen Familien (z.B. mit TTL: Schwelle muss niedriger liegen) VLSI Design: <strong>Logikfamilien</strong> P. Fischer, ZITI, Uni Heidelberg, Seite 154
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VLSI Design: Logikfamilien Logikfam
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CMOS VLSI Design: Logikfamilien P.
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V GS VDD S D Warum PMOS für pullup
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� Schaltbild zur Simulation der n
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CMOS Inverter Transferkennlinie �
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� Für den NMOS ist V GS = V in,
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Transientenanalyse � Simulation e
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Sensitivität der Schwelle � Trä
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� Hiermit ist meist Durchlaufzeit
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� PSPICE mit nmos25, pmos25. �
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� Aus Rabey, 1.2µm Technologie,
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Einfluß der Anstiegszeit des Einga
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Leistungsverbrauch (2) 2. Dynamisch
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A B CMOS NAND / NOR NAND2 A B F NOR
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a b c a b c a b f komplexere Gatter
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Stick Diagramm � Um die Topologie
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a b c Zwei unterschiedliche Stick L
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a b a c c a VLSI Design: Logikfamil
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Transistorgrößen in MOS Gattern
Seite 39 und 40:
Ideale Transistorgröße in komplex
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t p im NAND als Funktion des Fan-In
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A B A B A B VLSI Design: Logikfamil
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Volladdierer � Der Carry-Pfad mu
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Optimierter Volladdierer (invertier
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BUFFER VLSI Design: Logikfamilien P
Seite 51 und 52:
Inverterkette als Buffer � Lösun
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RC vs. t pd � Ein RC Glied erzeug
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Beispiel 0.18µm Technologie � Be
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NMOS LOGIK VLSI Design: Logikfamili
Seite 59 und 60:
Querstrom PMOS VLSI Design: Logikfa
Seite 61 und 62:
Berechnung V OL � Berechnung der
Seite 63 und 64:
P-Last NOR6 � Hier mit sehr lange
Seite 65 und 66:
Pseudo NMOS mit Adaptiver Last �
Seite 67 und 68:
Pass-Transistor Logik: Nur NMOS Sch
Seite 69 und 70:
Einschub: Widerstand eines MOS �
Seite 71 und 72:
Problem bei niedrigen Versorgungssp
Seite 73 und 74:
out A B A ⊕ B 0 0 0 0 1 1 1 0 1 1
Seite 75 und 76:
Tri-State Ausgang � Die zwei in S
Seite 77 und 78:
D !LD Latch mit Gated Invertern - S
Seite 79 und 80:
Latch mit 'Keeper' � Die Speicher
Seite 81 und 82:
'NMOS -Only' Transmission Gate Logi
Seite 83 und 84:
DIFFERENTIELLE CMOS LOGIK VLSI Desi
Seite 85 und 86:
DCVS Logik � DCVSL = differential
Seite 87 und 88:
a ⊕ b DCVS XOR b b b b a a a ⊕
Seite 89 und 90:
V DCVS Inverter � Simulation mit
Seite 91 und 92:
Ähnlich JK-FF: Getaktetes SR - Fli
Seite 93 und 94:
� CML = 'Current Mode Logik' CML
Seite 95 und 96:
Q !Q !A A A !A !Q VLSI Design: Logi
Seite 97 und 98: DYNAMISCHE LOGIK VLSI Design: Logik
Seite 99 und 100: VLSI Design: Logikfamilien Beispiel
Seite 101 und 102: Vorteile: � Nur N+2 Transistoren
Seite 103 und 104: φ a b φ � Schwacher PMOS hält
Seite 105 und 106: Einfluß der Kapazitäten � Drain
Seite 107 und 108: φ in Problem: 'Clock Feedthrough'
Seite 109 und 110: � Füge einen Inverter hinter jed
Seite 111 und 112: � Abwechselnd N-Stufen und P-Stuf
Seite 113 und 114: Beispiel: breites UND Gatter (Adres
Seite 115 und 116: Beispiel: breites ODER (z.B. f. Mat
Seite 117 und 118: FLIPFLOPS IN DYNAMISCHER LOGIK VLSI
Seite 119 und 120: CK D Dynamisches Ein-Phasen-FF !CK
Seite 121 und 122: 'Echtes' Ein-Phasen dynamisches LAT
Seite 123 und 124: TSPC - True Single Phase Clock Logi
Seite 125 und 126: Vergleich einiger Logikfamilien �
Seite 127 und 128: Messung: auf der 1mm Leitung und hi
Seite 129 und 130: Messung: auf der 1mm Leitung und hi
Seite 131 und 132: Die Simulation zeigt den Effekt �
Seite 133 und 134: Zentrales Element von ECL: das diff
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Seite 137 und 138: ECL: Differenzverstärker und Emitt
Seite 139 und 140: Wired-OR in ECL � Mehrere Ausgän
Seite 141 und 142: Vorteile: � Statische Logik Zusam
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Seite 147: TTL Familien � Es gibt mehrerer v
Seite 151 und 152: � Sender hat NMOS Open-Drain Ausg
Seite 153 und 154: Ausblick: LVDS Treiber � Zur Erze
Seite 155 und 156: VLSI Design: Logikfamilien Vergleic
Seite 157: VLSI Design: Logikfamilien 'Glue Lo
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