Logikfamilien (4.2 MB)
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Wired-OR in ECL<br />
� Mehrere Ausgänge können direkt verbunden werden. Sie bekommen nur einen Pulldown-Widerstand.<br />
� Diese 'Wired-OR' kostet keinerlei Resourcen und spart Leistung<br />
VLSI Design: <strong>Logikfamilien</strong><br />
Gatter1 Gatter2<br />
A+B<br />
V CC2<br />
A+B+C+D<br />
V TERM<br />
V CC2<br />
C+D<br />
P. Fischer, ZITI, Uni Heidelberg, Seite 144
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