Logikfamilien (4.2 MB)
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0<br />
Vin<br />
0<br />
Vtest<br />
Simulation: Widerstand Transmission Gate<br />
0.001<br />
0<br />
I<br />
I<br />
M3<br />
W = 0.8u<br />
L = 0.35u<br />
M2<br />
W = 0.8u<br />
L = 0.35u<br />
VDD<br />
� Auch hier muss der PMOS breiter als der NMOS gemacht werden<br />
� Typ. RC : 3kΩ x 3fF = 10ps, aber (3x3kΩ) x (3x3fF)=100ps!<br />
VLSI Design: <strong>Logikfamilien</strong><br />
VDD<br />
3.3<br />
PMOS<br />
W/L= 0.8/0.35<br />
NMOS<br />
W/L= 0.8/0.35<br />
Parallelschaltung<br />
V D ~ V S<br />
Durchlasswiderstand hat<br />
die Größenordnung 1kΩ<br />
P. Fischer, ZITI, Uni Heidelberg, Seite 72
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