Actas JP2011 - Universidad de La Laguna

Actas XXII Jornadas de Paralelismo (JP2011) , La Laguna, Tenerife, 7-9 septiembre 2011TABLA III: Cargas de trabajo multiaplicación constituidaspor aplicaciones secuencialesCT Categorías BenchmarksSR1 2H-2L calculix, gamess, gobmk,milcSR2 2H-2L hmmer, calculix, soplex,astarSR3 1H-1M-2L hmmer, perlbench, soplex,mcfSR4 1H-1M-2L gamess, namd, astar, gobmkSR5 3H-1L hmmer, calculix, gamess,gobmkSR6 1H-3L gamess, sjeng, GemsFDTD,leslie3dSR7 4H hmmer, hmmer, calculix,gamessSR8 4H calculix, calculix, gamess,gamessSR9 2M-2L povray, gromacs, milc, mcfSR10 4L gobmk, gobmk, astar, astarTABLA IV: Cargas de trabajo multiaplicación constituidaspor aplicaciones paralelas y secuencialesCT Categorías BenchmarksMR1 2STH-2STL-1HPH hmmer, calculix,gobmk, astar,wupwise m(8)MR2 2STH-2STL-1HPL hmmer, gamess,soplex, bzip2,EP(8)MR3 2STH-1PSL-1HPH calculix,gamess, BLAST(5),wupwise m(5)MR4 1STH-1STL-1PSM-1HPM hmmer,gobmk, semphy(5),fma3d m(5)MR5 1STH-1STL-1PSM-1PSL calculix, bzip2,semphy(5),BLAST(5)MR6 1STH-1STL-1PSL-1HPH hmmer, astar,bodytrack(5),wupwise m(5)MR7 2STH-1PSM-1PSL calculix,gamess,bodytrack(5),FFTW(5)MR8 2STM-1PSL-1HPH wrf, namd, FFTW(5),wupwise m(5)MR9 3STH-3STL-1PSL hmmer, hmmer,gamess, gobmk,astar, BLAST(6)en Intel Labs [6]. Esencialmente, este prototipo esuna plataforma tipo NUMA con dos procesadoresIntel Xeon E5645 hex-core (Westmere) –doce coresen total–. Cada procesador tiene una cache L3 de6MB compartida por los seis cores de cada chip. Elprimer y segundo nivel de cache son privados a cadacore. La asimetría ha sido introducida en este sistemareduciendo el número máximo de microinstruccionesque pueden retirarse por ciclo en algunos cores. Másconcretamente, los cores “lentos” son capaces de retiraruna microinstrucción por ciclo, mientras que loscores “rápidos” utilizan la configuración de fábrica –pudiendo retirar hasta cuatro microoperaciones porciclo–.En nuestra evaluación hemos empleado dos configuracionesAMP, (1) 2FC-2SC – dos cores rápidos ydos lentos distribuidos en dos chips de tal forma quecada chip incluye un core rápido y uno lento compartiendoun último nivel de cache – y (2) 2FC-10SC –dos cores rápidos y diez lentos en dos chips, dondecada chip contiene un core rápido y cinco lentos –.En esta sección comparamos el rendimiento deCAMP con el de otros tres algoritmos de planificaciónpropuestos previamente. Se trata de los algoritmosPA (Parallelism-Aware) [5] –que explota únicamenteespecialización de TLP–, SFD (SF-Driven)) 3 –que explota especialización de ILP– y RR (roundrobin)[8] –que realiza un reparto equitativo de loscores rápidos del sistema entre todos los hilos–. Todoslos algoritmos evaluados en este trabajo se hanimplementado en el sistema operativo OpenSolaris.Para llevar a cabo un estudio exhaustivo de lasdistintas propuestas, construimos diversas cargas detrabajo multiprogramadas constituidas por aplicacionessecuenciales y paralelas de distintas suites debenchmarks – SPEC CPU2006, SPEC OMP2011,NAS Parallel, Minebench y PARSEC– así comoBLAST –aplicación utilizada en bioinformática– yFFTW –un benchmark científico que realiza la transformadarápida de Fourier–. Las cargas de trabajoestudiadas se dividen en dos grupos. El primero incluyeúnicamente conjuntos de aplicaciones secuenciales(tabla III). El segundo grupo está constituidopor cargas de trabajo con aplicaciones paralelas ysecuenciales (tabla IV).En el proceso de construcción de cargas de trabajorepresentativas, clasificamos las distintas aplicacionesteniendo en cuenta su grado de paralelismo -ST (single-threaded), PS (partially sequential 4 ) o HP(highly parallel) – así como en función de sus factoresde ganancia – H (high), M (medium) o L (low)-. Lacolumna central de las tablas III y IV especifica lacomposición de la carga de trabajo, indicando la clasede cada aplicación en el mismo orden en el que seenumera en la tabla. Por ejemplo, la carga de trabajoSR1 (2H-2L) en la tabla III está compuesta por dosaplicaciones secuenciales con SF alto (calculix ygamess) y dos con SF bajo (gobmk, milc). Del mismomodo, la carga de trabajo MR4 (1STH-1STL-1PSM-1HPM) en la tabla IV incluye dos aplicacionessecuenciales, una con SF alto (STH) y la otracon SF bajo (STL), y dos aplicaciones paralelas deSF medio, siendo la primera de ellas parcialmente secuencial(PSM) y la segunda muy paralela (HPM).La figura 3 muestra la media geométrica de losspeedups obtenidos para las aplicaciones de las cargasde trabajo por cada planificador SFD, PA yCAMP, normalizados con respecto a los tiempos deejecución obtenidos por el algoritmo RR. En un trabajoprevio mostramos que usar RR como baselineproporciona resultados más fiables a la hora de cuantificarel beneficio de los distintas propuestas que utilizarel planificador por defecto de OpenSolaris, queno es consciente de la asimetría en la plataforma [10].A simple vista, podemos apreciar que CAMP consiguemayores beneficios que los otros algoritmos pa-3 Este algoritmo es una variación del algoritmo HASS-D [10].4 Esta clase de aplicaciones abarca aquellas aplicaciones paralelascon fases de ejecución secuencial que constituyen almenos un 20 % de su tiempo de ejecución total.JP2011-249