Actas JP2011 - Universidad de La Laguna

Actas XXII Jornadas de Paralelismo (JP2011) , La Laguna, Tenerife, 7-9 septiembre 2011(a) Matriz bcsstk18(a) Matriz psmigr 1(b) Hilo 1 (c) Hilo 2(b) Hilo 1 (c) Hilo 2(d) Hilo 3 (e) Hilo 4Fig. 5. Fallos caché por dirección, el eje x representa el rangode memoria de V . Reparto de la matriz bcsstk18.(d) Hilo 3 (e) Hilo 4Fig. 6. Fallos caché por dirección, el eje x representa el rangode memoria de V . Reparto de la matriz psmigr 1.VI. ConclusionesLas herramientas desarrolladas facilitan la obtencióny estudio de datos ofrecidos por los contadoresEAR de los procesadores Itanium 2. Con lainformación ofrecida por los EAR se pueden caracterizarlos accesos a memoria durante la ejecución deun programa paralelo. El uso de las herramientasdesarrolladas exige un cierto grado de familiaridadcon el estudio de los contadores PMU para su uso,pero facilita la inserción de código, y ya que estecódigo es completamente modificable por el usuariose puede adaptar a un buen número de sistemas, arquitecturaso problemas. La herramienta de muestrade datos simplifica el estudio estadístico de los eventoscapturados, al ofrecer las funcionalidades más importantesrelativas al tratamiento de la informaciónobtenida por los contadores. Mediante el estudio delSpMxV, se ha comprobado que los datos obtenidosmediante el uso de los EAR sirven para modelar laejecución de un programa paralelo gracias al estudiode sus accesos a memoria. Esta información esvaliosa para que el programador pueda mejorar elrendimiento de sus aplicaciones.AgradecimientosEste trabajo ha sido parcialmente financiado por elproyecto del MEC TIN 2010-17541, y por los proyectosde la Xunta de Galicia 2010/28 y 09TIC002CT.Así mismo, los autores agradecen el soporte ofrecidopor el CESGA.Referencias[1] The OpenMP API specification for parallel programming,http://openmp.org.[2] download.intel.com/design/Itanium2/manuals/30806501.pdf,Dual-Core Update to the Intel Itanium 2 Processor ReferenceManual.[3] J. C. Pichel, D. B. Heras, J. C. Cabaleiro, and F. F.Rivera, “Increasing data reuse of sparse algebra codeson simultaneous multithreading architectures,” Concurrencyand Computation: Practice and Experience, vol.21, no. 15, pp. 1838–1856, 2009.[4] J. C. Pichel, D. E. Singh, and J. Carretero, “Reorderingalgorithms for increasing locality on multicore processors,”in Proc. of the IEEE Int. Conf. on High PerformanceComputing and Communications, 2008, pp. 123–130.[5] Galicia Supercomputing Center, http://www.cesga.es.[6] HP Integrity rx7640 Server Quick Specs, http://h18000.www1.hp.com/products/quickspecs/12470div/12470 div.pdf.[7] Perfmon2 monitoring interface, http://perfmon2.sourceforge.net.[8] Sameer S. Shende and Allen D. Malony, “The Tau parallelperformance system,” International Journal of HighPerformance Computing Applications, vol. 20, no. 2, pp.287–311, Summer 2006.[9] W. E. Nagel, A. Arnold, M. Weber, H.-Ch. Hoppe, andK. Solchenbach, “VAMPIR: Visualization and analysis ofmpi resources,” Supercomputer, vol. 12, pp. 69–80, 1996.[10] Jesus Labarta, Sergi Girona, Vincent Pillet, Toni Cortes,and Luis Gregoris, “Dip: A parallel program developmentenvironment,” in Euro-Par’96 Parallel Processing,Luc Bougé, Pierre Fraigniaud, Anne Mignotte, and YvesRobert, Eds., vol. 1124 of Lecture Notes in ComputerScience, pp. 665–674. Springer Berlin / Heidelberg, 1996,10.1007/BFb0024763.[11] Performance Application Programming Interface(PAPI), http://icl.cs.utk.edu/papi/.[12] Matrix Market, http://math.nist.gov/MatrixMarket/.JP2011-660