Actas JP2011 - Universidad de La Laguna

Actas XXII Jornadas de Paralelismo (JP2011) , La Laguna, Tenerife, 7-9 septiembre 2011Reactive NUCA [1] trata de forma diferenciada losdatos privados, los datos compartidos y las instrucciones,y les asigna distintos mapeos a los bancos decaché. Los datos privados se almacenan en el bancode caché local para proporcionar una mejor latenciade acceso. Los datos compartidos se distribuyen entretodos los bancos de caché para evitar réplicas ymaximizar así la capacidad efectiva de la caché. Lasinstrucciones utilizan un nuevo mapeo con centro fijoque proporciona un equilibrio entre replicación ylatencia de acceso. La distinción entre tipos de datosse realiza mediante nuevos campos en la tabla depáginas y el TLB. El resultado es una importantemejora del rendimiento con respecto a usar un únicomapeo.SWEL [2] simplifica la coherencia mediante el tratamientodiferenciado de datos, aprovechando el hechode que los datos que realmente necesitan coherenciasuponen un porcentaje pequeño de los accesos.Los datos privados son traídos a las cachés L1 de losprocesadores. Los datos compartidos de sólo lecturapueden tener copia en todas las cachés L1 del chip.Estas copias son invalidadas mediante broadcast encaso de una escritura. Por último, los datos compartidosde lectura/escritura sólo mantienen una copiaen L2, evitando tener que mantener coherencia, y todoslos accesos de los procesadores provocan el envíode una petición de memoria por la red para accedera la L2. El resultado es que sólo se necesitan tresbits de estado por bloque en L2 y dos bits en L1para mantener el sistema coherente. El rendimientoes similar al de un directorio pero añadiendo muchamenor complejidad al diseño del chip.La arquitectura Nahalal [3] aprovecha la gran cantidadde accesos a datos compartidos para colocarun banco de L2 central para esos datos alrededordel cual se colocan los procesadores. El acceso a estebanco central es muy rápido para todos. Al ladocontrario, cada procesador tiene su propio banco deL2 privada.ASR [4] aplica políticas de replicación de bloquesen caché L2 compartida adaptadas al hecho de quelos datos compartidos son muy accedidos. Así consigueaprovechar tanto la mayor capacidad efectivade un esquema de caché compartida como la menorlatencia de acceso a las réplicas creadas para los bloquesque más beneficio producen por ser muy accedidos.III. Análisis de las necesidades de memoriaLas necesidades de memoria de las aplicacionesestán en constante cambio. Por ello, creemos queidentificar criterios que permitan clasificar los datosrequeridos por las aplicaciones puede convertirse enun elemento diferenciador a la hora de mejorar elrendimiento de las mismas. En este apartado se describeen primer lugar la metodología empleada en laspruebas realizadas. Tras ello, se presenta una clasificaciónde los bloques solicitados por el procesadora la caché L1 de datos. Finalmente, se analiza la in-TABLA IParámetros del sistema.Procesadores 16 UltraSPARC-III+ 3 GHz. 2-vías, in-order.Cache L1Dividida I&D. Tamaño: 16KB.Asociatividad: 4-vías. 64 bytes/bloque.Latencia de acceso: 1 (tag) + 1 (datos) ciclos.Cache L2Tamaño: 512KB cada banco. 8MB total.Asociatividad: 16-vías. 64 bytes/bloque.Latencia de acceso: 12 ciclos.RAMTamaño: 4 GB DRAM.Latencia Memoria 156 ciclos + on-chip delay.Tamaño de Página: 4 KB.Red interconexión Malla bidimensional 4x4. enlaces de 16 bytes.Latencia: 4 ciclos/enlace + 1 ciclo/switch +1 ciclo/router (en ausencia de contención)Tamaño Flit: 16 bytes.Tamaño paquete de control: 1 flit.Tamaño del paquete de datos: 5 flits.TABLA IIConfiguración de los benchmarks.Workload Dominio aplicacion Tamañofft Procesamiento de señales 16K puntosradiosity Gráfica large roomvolrend Gráfica Headblackscholes Análisis financiero simsmallfluidanimate Animación simsmallswaptions Análisis financiero simsmallapache Servidor web 500 clientesjbb Servidor web 1.5 warehouses por tilefluencia de los distintos tipos de datos en el tiempode ejecución de las aplicaciones.A. Metodología de las pruebas.Todas las pruebas han sido realizadas usando elsimulador funcional Simics [5] extendido por el simuladorde temporización GEMS [6]. Para este trabajose ha utilizado una arquitectura NUCA sobreCMPs. La coherencia de caché se mantiene medianteun protocolo de directorio que sigue un esquemade estados MOESI. En la Tabla I se puede apreciaruna descripción más detallada de los parámetros delsistema.La mayoría de las aplicaciones utilizadas pertenecena las suites SPLASH-2 [7] y PARSEC [8] sugeridasen [9]. Además, se han añadido dos aplicacionescomerciales para servidores: apache y jbb. Enla Tabla II se pueden observar con más detalle lasaplicaciones utilizadas, su dominio de aplicación y eltamaño de la entrada.B. Clasificación de los tipos de datos.Si tenemos en cuenta los accesos a la caché L1 dedatos, podemos distinguir claramente dos tipos debloques. Aquellos que son accedidos por un únicoprocesador para realizar lecturas y escrituras (datosprivados), y los que son accedidos por varios procesadorespara realizar lecturas y escrituras (datoscompartidos).No obstante, hemos comprobado que existen algunosdatos compartidos que tienen un comportamientopeculiar. Y es que, a partir de un instantedeterminado cercano al comienzo de la ejecución dela aplicación, no vuelven a ser escritos por ningúnprocesador. Si nos fijamos, estos bloques se comportande forma similar a los bloques del código de laJP2011-256