Actas JP2011 - Universidad de La Laguna

Actas XXII Jornadas de Paralelismo (JP2011) , La Laguna, Tenerife, 7-9 septiembre 2011por medio de un proceso que utiliza un autómata celular.Los resultados muestran que el algoritmo puede serimplementado eficientemente en hardware y que elcálculo de la profundidad de las escenas se ajusta a lostiempos demandados por sistemas de tiempo real. En[2], se presenta un sistema de tiempo real desarrolladoen hardware para la extracción del mapa de profundidad,su propuesta utiliza el filtro de la mediana para elcálculo de predicciones y decidir qué tan parecido es unframe con respecto al anterior, de tal modo que puedenminimizar el tiempo de cómputo, los resultados indicanque el consumo de tiempo es 56 veces menor conrespecto a la misma implementación realizada ensoftware.La implementación del algoritmo de suma de losvalores absolutos de las diferencias (SAD), en sistemasde tiempo real, para resolver el problema de encontrar lacorrespondencia estereoscópica, ha sido tratada pordiversos autores. En [3] se presenta el diseño de unaarquitectura basada en la FPGA de Altera Stratix IIusando ventanas de 4 x4 y profundidad de 90 pixeles. Sudiseño alcanza un procesamiento de 85 fps en imágenesde 1024 x 1024 pixeles. En [4], se presenta un sistemabasado en una FPGA de Xilinx Virtex II, que procesanimágenes provenientes de tres cámaras con tamaños deventana de 15 x 15 y rango de disparidad de 32 pixeles,alcanzando un procesamiento de 100 fps., sobreimágenes de 320 x 240 pixeles. En [5] utilizando unsistema basado en FPGA procesa imágenes de 512 x 512pixeles con una disparidad de 255 pixeles, usandotamaño de ventanas de 5 x 5, alcanzando unprocesamiento de 25.6 fps. Por su parte en [6], sepresenta una implementación que además de cumplircon los parámetros de los sistemas de tiempo real,muestra tener una buena exactitud, alcanzando unprocesamiento de 60 fps. sobre imágenes de 750 x 400pixeles con un rango de disparidad de 60 pixeles ytamaño de ventana de 23 x 23.La implementación de medidas no-paramétricas ensistemas de tiempo real es evaluada en [7] queimplementa la transformada no paramétrica Censussobre imágenes de 512 x 480 pixeles usando un rango dedisparidad de 52 pixeles y tamaño de ventana de 7 x 7,obteniendo un procesamiento de 200 fps. En [8] sepresenta una implementación basada en FPGA de latransformada no paramétrica Census con tamaño deventana de 7 x 7, con una disparidad máxima de 64pixeles, sobre imágenes de 640 x 480 pixeles,alcanzando en procesamiento de 130 fps.IV.ESTRUCTURA DEL PERIFERICOEl desarrollo de este trabajo, está fundamentado en lacreación de un conjunto de periféricos que son añadidosa un sistema controlado por el procesador embebidoMicroBlaze (MB) dentro de un FPGA Spartan 6 LX45Tde Xilinx. Aunque las funciones que realiza elprocesador sobre los dispositivos son mínimas, seprovee de una interface con la cual la interacción con losperiféricos es sencilla, aunado a esto se aprovechanrutinas de uso común desarrolladas en trabajosanteriores [10], [11].La figura 2 muestra el diagrama general del sistema,donde se puede observar al MB conectado por medio delProcessor Local Bus (PLB) al controlador serie RS232.Esta conexión tiene como principal objetivo, por unlado, tener un medio por el cual se puedan controlar losdiferentes dispositivos que se le conectan al sistema ypor otro, monitorear cuando así sea necesario, lasseñales provenientes de estos dispositivos.Fig. 2 Diagrama General del sistema de correspondenciaestereoscópicaSe ha desarrollado una interface hacia el controladorPLB, por medio de la cual se puede acceder hasta a 8registros diferentes de escritura de 32 bits cada uno, delmismo modo la interface provee la circuitería necesariapara poder leer un dato proveniente de uno de ochoregistros de entrada de 32 bits. Esta interface permiteindependizar los periféricos desarrollados, delcontrolador PLB. El acceso a los registros deentrada/salida de la interface se logra realizando unallamada a la dirección base más el desplazamiento delregistro. La figura 3 muestra el diagrama esquemático deeste módulo.Los trabajos anteriormente mencionados, logranalcanzar las frecuencias de procesamiento indicadas,debido principalmente a dos situaciones, 1- tienen unflujo de datos de entrada que no proviene de memoriasino de sensores ópticos y 2-utilizan elementos internosde la FPGA para almacenar el flujo de datos en pipeline.Fig. 3 Interface con el bus PLBJP2011-695