Test bed per la valutazione della Qualità del Servizio in reti ottiche ...
Test bed per la valutazione della Qualità del Servizio in reti ottiche ...
Test bed per la valutazione della Qualità del Servizio in reti ottiche ...
Create successful ePaper yourself
Turn your PDF publications into a flip-book with our unique Google optimized e-Paper software.
__________________________________________________________________<br />
processori paralleli e da una memoria condivisa di grandi dimensioni. Il Router<br />
Juni<strong>per</strong> M10 presenta un unico Packet Forward<strong>in</strong>g.<br />
La componente di forward<strong>in</strong>g <strong>del</strong> router Juni<strong>per</strong> M10 è implementata mediante<br />
processori di pacchetto ASIC (Application Specific IntegratedCircuit) ed è<br />
composta da:<br />
1- Physical Interface Card (PIC): connettono fisicamente il router al<strong>la</strong> fibra<br />
ottica o agli altri mezzi trasmessivi come i cavi di rete. Un controllore<br />
ASIC effettua specifiche funzioni <strong>per</strong> ogni tipo di PIC, a seconda <strong>del</strong><br />
mezzo trasmissivo.<br />
2- Flexible PIC Concentrator (FPC): ospita le PIC e fornisce <strong>la</strong> memoria<br />
condivisa <strong>per</strong> il processamento dei pacchetti entranti. Le F.P.C.<br />
contengono anche due I/0 Manager ASIC che dividono i pacchetti entranti<br />
<strong>in</strong> blocchi di memoria (celle) e li riassemb<strong>la</strong>no quando sono pronti <strong>per</strong> <strong>la</strong><br />
trasmissione.<br />
3- Internet Processor II: è responsabile <strong>del</strong>le decisioni di forward<strong>in</strong>g.<br />
4- Distributed Buffer Manager ASIC: sono due, uno di essi distribuisce le<br />
celle di dati nel<strong>la</strong> memoria condivisa <strong>del</strong>le Flexible Pic Concentrator,<br />
l’altro <strong>in</strong>forma le F.P.C. <strong>del</strong>le decisioni prese dall’Internet Processor II <strong>per</strong><br />
i pacchetti uscenti.<br />
Il funzionamento <strong>del</strong><strong>la</strong> Packet Forward<strong>in</strong>g Eng<strong>in</strong>e può essere compreso seguendo il<br />
<strong>per</strong>corso di un pacchetto attraverso il router. I pacchetti arrivano ad una <strong>in</strong>terfaccia<br />
PIC di <strong>in</strong>gresso, il controller <strong>del</strong><strong>la</strong> PIC effettua alcune o<strong>per</strong>azioni di controllo, come<br />
ad esempio <strong>la</strong> verifica <strong>del</strong> checksum, e poi l’<strong>in</strong>terfaccia PIC cede i pacchetti al<strong>la</strong><br />
FPC che a sua volta li dirige verso l’I/0 Manager ASIC. L’I/0 Manager processa<br />
l’header dei pacchetti identificando se si tratta di un pacchetto IPv4 o di un home<br />
MPLS, li divide <strong>in</strong> celle di 64 byte e passa ogni blocco di memoria ad un<br />
Distributed Buffer Manager ASIC; quest’ultimo le distribuisce su tutte le memorie<br />
condivise posizionate su ogni FPC e contemporaneamente <strong>in</strong>via l’header <strong>del</strong><br />
pacchetto all’Internet Processor II <strong>per</strong> il lookup. Se l’unità di dati è un pacchetto<br />
IPv4 il Distributed Buffer Manager <strong>in</strong>via al processore ASIC le seguenti<br />
<strong>in</strong>formazioni: <strong>in</strong>terfaccia di arrivo, <strong>in</strong>dirizzo IP di dest<strong>in</strong>azione, <strong>in</strong>dirizzo IP di<br />
107
Change language