- Seite 1 und 2:
FH Wiesbaden FB Informationstechnol
- Seite 3 und 4:
Organisatorisches, Termine � Vorl
- Seite 5 und 6:
Inhalte 1. Einführung Inhalte, Dig
- Seite 7 und 8:
FH Wiesbaden FB Informationstechnol
- Seite 9 und 10:
x( t) x( Δt) 6 5 4 3 2 1 Wert- und
- Seite 11 und 12:
Digitale Techniken � Vorteile �
- Seite 13 und 14:
FH Wiesbaden FB Informationstechnol
- Seite 15 und 16:
Dualsystem, Hexadezimalsystem � B
- Seite 17 und 18:
Umrechnung: Substitution � Substi
- Seite 19 und 20:
Umrechnung: vom Dezimalsystem Start
- Seite 21 und 22:
Beispiel: Umrechnung 39,375 10 ins
- Seite 23 und 24:
Festkomma-Arithmetik: Duale Subtrak
- Seite 25 und 26:
Zweier-Komplement � Zweier-Komple
- Seite 27 und 28:
Zahlenbereich Zweier-Komplement �
- Seite 29 und 30:
FH Wiesbaden FB Informationstechnol
- Seite 31 und 32:
Begriffe aus der Elektrotechnik "Vo
- Seite 33 und 34:
Strom = Ladung/Zeit AC/DC: Australi
- Seite 35 und 36:
Der elektrische Widerstand (URI) I
- Seite 37 und 38:
+ - Hydraulisches Analogon I U Batt
- Seite 39 und 40:
Der elektrische Widerstand Serien-
- Seite 41 und 42:
Kirchhoffsche Sätze - Knotenregel
- Seite 43 und 44:
Spannungsquelle Spannungsquellen si
- Seite 45 und 46:
Spannungsquelle � Stromquelle Spa
- Seite 47 und 48:
Die elektrische Leistung Die Leistu
- Seite 49 und 50:
Die Leistungsanpassung (1/2) Welche
- Seite 51 und 52:
Der Spannungsteiler / Potentiometer
- Seite 53 und 54:
53 © G. Fries Die Stern-Dreieck-Tr
- Seite 55 und 56:
Der Kondensator Ein Kondensator ist
- Seite 57 und 58:
Der Transistor Basis © G. Fries Ko
- Seite 59 und 60:
FH Wiesbaden FB Informationstechnol
- Seite 61 und 62:
Repräsentation von binären Zustä
- Seite 63 und 64:
Grundverknüpfungen UND, ODER, NICH
- Seite 65 und 66:
Zusammengesetzte boolesche Verknüp
- Seite 67 und 68:
Verknüpfungsfunktionen mit 1 Schal
- Seite 69 und 70:
Alternative Darstellung Name UND OD
- Seite 71 und 72:
Axiome und Theoreme � Axiome (A1)
- Seite 73 und 74:
Theoreme für 3 und mehr Variablen
- Seite 75 und 76:
Minterme und Maxterme � Minterme
- Seite 77 und 78:
Konjunktive und Disjunktive Normalf
- Seite 79 und 80:
Normalform ist eine zweistufige Log
- Seite 81 und 82:
Minimierung mit Boolescher Algebra
- Seite 83 und 84:
Karnaugh-Veitch-Diagramm Ia � Im
- Seite 85 und 86:
Karnaugh-Veitch-Diagramm Ic � Im
- Seite 87 und 88:
Minimierung mit KV-Diagramm � Anz
- Seite 89 und 90:
Don‘t Care ... � Aufgabenstellu
- Seite 91 und 92:
Aufzugsteuerung II � Wahrheitstab
- Seite 93 und 94:
Grundverknüpfungen in NAND- und NO
- Seite 95 und 96:
FH Wiesbaden FB Informationstechnol
- Seite 97 und 98:
Codes � Code � Ein Code ist ein
- Seite 99 und 100:
Wortcodes - Dualcode � Dualcode
- Seite 101 und 102:
Wortcodes - Optische Abtastung Refl
- Seite 103 und 104:
Wortcodes - Gray-Code bit3(MSB) bit
- Seite 105 und 106:
108 © G. Fries BCD-Codes in geschl
- Seite 107 und 108:
Eigenschaften von Codes I � Codew
- Seite 109 und 110:
Prüfbare Codes � Bitfehler � B
- Seite 111 und 112:
Hamming Codes (Beispiel) 010 110 10
- Seite 113 und 114:
Parity-Generator und Prüfer D0 D1
- Seite 115 und 116:
Aufgabe 1: Entwurf eines Code-Umset
- Seite 117 und 118:
KV-Diagramme für Code-Umsetzer D1
- Seite 119 und 120:
Digitale Schaltung Code-Umsetzer Ba
- Seite 121 und 122:
Beispiel: 4-zu-1 Multiplexer � An
- Seite 123 und 124:
Praxis: c't 2004, Heft9: Blue Conne
- Seite 125 und 126:
Komparator � Komparator (Vergleic
- Seite 127 und 128:
2-Bit-Komparator (Funktion) X1 X1 1
- Seite 129 und 130:
Kaskadierbare Komparatoren � Verg
- Seite 131 und 132:
Wdh.: Duale Addition � Duale Addi
- Seite 133 und 134:
Volladdierer � Volladdierer � U
- Seite 135 und 136:
4-Bit-Ripple-Carry-Addierer � 4-B
- Seite 137 und 138:
Aufgabe 2: Entwurf eines Code-Umset
- Seite 139 und 140:
KV-Diagramme für Code-Umsetzer D1
- Seite 141 und 142:
Definitionen (Wiederholung) � Kom
- Seite 143 und 144:
RS-Flipflop + + Q R C T 1 R 3 R 2 S
- Seite 145 und 146:
RS-Flipflop � RS-Flipflop � Ein
- Seite 147 und 148:
Realisierung eines RS-Flipflops �
- Seite 149 und 150:
RS-Flipflop mit Setzvorgang � Hä
- Seite 151 und 152:
Takt � Takt C = Clock � Taktzus
- Seite 153 und 154:
Taktzustandsgesteuertes D-Flipflop
- Seite 155 und 156:
Einflankengesteuerte Flipflops �
- Seite 157 und 158:
Taktflankengesteuertes D-Flipflop (
- Seite 159 und 160:
Übergangsbedingung für JK-Flipflo
- Seite 161 und 162:
Übergangsbedingung für JK-Flipflo
- Seite 163 und 164:
JK-Flipflop 7476 � H = High Logic
- Seite 165 und 166:
Taktflankengesteuertes T-Flipflop (
- Seite 167 und 168:
Beispiele � Auch D-FF werden zum
- Seite 169 und 170:
JK-Master-Slave-Flip-Flop K J C 1 &
- Seite 171 und 172:
Übersicht Flipflops FF ohne Taktst
- Seite 173 und 174:
Übersicht Flipflops (Zweiflankenge
- Seite 175 und 176:
Zähler � Schaltungen, die als ei
- Seite 177 und 178:
Zähler (Asynchron) � Unterscheid
- Seite 179 und 180:
Asynchroner Vorwärts-Dualzähler 1
- Seite 181 und 182:
Beispiel: Asynchroner Modulo-6-Zäh
- Seite 183 und 184:
Beispiel: Synchroner Modulo-5-Zähl
- Seite 185 und 186:
Beispiel: Synchroner Modulo-5-Zähl
- Seite 187 und 188:
Beispiel: Synchroner Modulo-5-Zähl
- Seite 189 und 190:
Synchroner Modulo-10-Zähler C R 1D
- Seite 191 und 192:
Warum, wo und wozu Schieberegister
- Seite 193 und 194:
Schieberegister II � Synchrone Sc
- Seite 195 und 196:
Rückgekoppeltes Schieberegister Zw
- Seite 197 und 198:
Rückgekoppeltes Schieberegister Pe
- Seite 199 und 200:
Rückgekoppeltes Schieberegister -
- Seite 201 und 202: C Rückgekoppeltes Schieberegister
- Seite 203 und 204: Rückgekoppeltes Schieberegister -
- Seite 205 und 206: Quarz (Ersatz-)Schaltbild C R L typ
- Seite 207 und 208: . Schaltbild Quarz-Oszillator (Sinu
- Seite 209 und 210: FH Wiesbaden FB Informationstechnol
- Seite 211 und 212: FPGAs � FPGA = Field Programmable
- Seite 213 und 214: Programmierbare Logik-Blöcke: Look
- Seite 215 und 216: Programm. Logik-Blöcke: Multiplexe
- Seite 217 und 218: Speichertechnologien Festwertspeich
- Seite 219 und 220: Antifuse-Technologie (Quicklogic) M
- Seite 221 und 222: EPROM-Technologie � Programmieren
- Seite 223 und 224: DRAM-Technologie T C U 1 0 � Spei
- Seite 225 und 226: FPGA-Entwurfsprozess (1) Der Entwur
- Seite 227 und 228: Electronic Design Automation (EDA)
- Seite 229 und 230: Weitere Programmable Logic Devices
- Seite 231 und 232: Darstellungsarten In1 In2 1 1 ≥ 1
- Seite 233 und 234: Grundstruktur PLA mit 4 Ein- und Au
- Seite 235 und 236: Beispiel PAL I 3 I 2 I 1 I 0 1 1 1
- Seite 237 und 238: FH Wiesbaden FB Informationstechnol
- Seite 239 und 240: Automatenzeit und Mengen � Formal
- Seite 241 und 242: Mealy- und Moore-Automat � Mealy-
- Seite 243 und 244: Beispiel „Personenmeldeanlage“
- Seite 245 und 246: Zum Mealy-Automat � Mealy-Automat
- Seite 247 und 248: Vergleich mit Mealy-Automat X i f g
- Seite 249 und 250: Vereinfachter Moore-Automat � Sch
- Seite 251: Grundprinzip: Vereinfachter Moore-A
- Seite 255 und 256: Moore-Automat mit PROM: Rückwärts
- Seite 257 und 258: Beispiel für Analyse synchroner Sc
- Seite 259 und 260: 298 © G. Fries Beispiel für Analy
- Seite 261 und 262: Beispiel für Analyse synchroner Sc
- Seite 263 und 264: Aufgabe 1 - Lösung Eine Boolesche
- Seite 265 und 266: Aufgabe 2 - Diskussion Darstellung
- Seite 267 und 268: Aufgabe 3 (18.1.2001, Digitaltechni
- Seite 269 und 270: 319 © G. Fries Aufgabe 4 -Lösung
- Seite 271 und 272: Aufgabe 6 Rückgekoppeltes Schieber
- Seite 273 und 274: Aufgabe 7 Bestimmen Sie die Funktio
- Seite 275 und 276: Aufgabe 9a Synchrones Schaltwerk Ei
Change language