TH ESE Mohamed H edi TOUATI TEST ET ... - Laboratoire TIMA

Chapitre 1. | L'approche "Boundary Scan" |
contr^oleur TAP) an de lui signier la nature des donnees a recevoir (c'est,a,dire
des donnees de type instruction ou de type donnees de test).
Outre ces signaux obligatoires, le bus de test peut comporter un cinquieme signal :
, TRST (Test Reset) : C'est un signal optionnel. Il permet d'initialiser le contr^oleur
TAP a l'etat "Test Logic Reset". En l'absense du signal TRST, cet etat est atteint
par le maintien de TMS=1 pendant 5 cycles de TCK.
1.2.3 le contr^oleur de bus de test (TAP)
Le TAP (pour "Test Access Port") est une machine d'etats nis (16 etats). Elle est
synchronisee par le signal d'horloge TCK. Elle comprend une entree unique (TMS),
et ses sorties sont des signaux qui sont associes aux dierents etats internes. Le
contr^oleur ne peut changer d'etat que sur une impulsion de l'horloge TCK. L'etat
suivant est fonction de la valeur logique portee sur la ligne de contr^ole TMS. Le
diagramme d'etats du TAP est represente dans la gure 1.7. On notera la presence
de deux sous,ensembles, l'un relatif au contr^ole du registre d'instructions et l'autre a
celui de donnees. Dans l'etat Test Logic Reset, la circuiterie de test est initialisee
tandis que le fonctionnement normal de l'application reste intact. Quant al'etat
Run Test/Idle, il peut soit s'inserer entre les operations de scan (etat "Idle"), soit
permettre l'execution des processus de test internes tels que le test integre ou le scan
interne (etat Run Test).
1.2.4 Les Registres internes
Le dispositif comprend deux types de registres : le registre d'instruction et les
registres de donnees.
1.2.4.1 Le registre d'instruction
Ce registre comprend lui-m^eme deux parties, l'une serielle et l'autre parallele de
facon a pouvoir stocker une nouvelle instruction tout en maintenantlaprecedente. Au
debut du cycle de decalage d'instruction, il sera charge avec l'etat du test precedent.
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