Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

Prototyp eines digitalen EEGs auf Basis eines FPGAs
für die Neurofeedbacksignalverarbeitung
Wie in Abbildung 7 dargestellt, werden bei der Datenübertragung
zwischen FPGA und PC, die beiden voneinander
unabhängigen Endpunkte A und B des USB-
Schnittstellenbausteins FT2232 eingesetzt. Endpunkt
A dient sowohl für die Übertragung von Steuerbefehlen
an das FPGA, als auch der vom FPGA generierten
Status- und Fehlermeldungen an den PC.
Der Endpunkt B hingegen, wird ausschließlich für die
Übertragung der verarbeiteten EEG-Signale in Richtung
des PCs verwendet. Der Empfang von Daten
über den Endpunkt B ist nicht vorgesehen.
Die Kommunikation mit dem A/D-Umsetzer (ADC)
erfolgt nach dem Master-Slave-Prinzip über dessen
SPI-Schnittstelle. Dabei fungiert das FPGA als Master,
der A/DUmsetzer als Slave. Insgesamt sind vier
Signalleitungen für die Anbindung des A/D-Umsetzers
an das FPGA erforderlich. Mit dem USB-Schnittstellenbaustein
(USB) erfolgt die Kommunikation über
dessen „Fast Opto-Isolated Serial Interface“. Diese
synchrone Schnittstelle benötigt lediglich vier Signalleitungen,
was eine einfache galvanische Entkopplung
dieser Schnittstelle ermöglicht. Die serielle Datenübertragung
ist durch ein properitäres Protokoll realisiert,
welches die Unterscheidungsmöglichkeit zwischen
den beiden eigenständigen Endpunkten A und
B berücksichtigt. Das FPGA stellt bei diesem properitären
Protokoll in beide Richtungen, die steuernde
Instanz der Datenübertragung dar.
Abbildung 7: Verwendung der beiden USB-Endpunkte
Die Stellung des FPGAs zur gesamten beteiligten Peripherie,
inklusive der jeweiligen Signalleitungen, ist
zusammenfassend in Abbildung 8 aufgezeigt. Die
Verbindung der FPGA-Entwicklungsplatine und der
Erweiterungsplatine erfolgt ausschließlich über die frei
verwendbaren Signalanschlüsse des FPGAs an der
Schnittstelle GPIO. Sämtliche Signalleitungen für die
Anbindung der externen Peripherie der Erweiterungsplatine
an das FPGA, sowie für die Zustandsmeldung
der Versorgungsspannungen des Anwendungsteils
und der USB-Schnittstelle auf der Erweiterungsplatine,
sind in der Schnittstelle GPIO gebündelt. Als weitere
externe Peripherie werden insgesamt fünf
Leuchtdioden für eine optische Statusanzeige, sowie
ein Taster für die Generierung eines Resetsignals,
aus den direkt von der FPGA-Entwicklungsplatine bereitgestellten
Ressourcen verwendet.
Abbildung 8: Peripherieanbindung an das FPGA
4.2. Hauptdesign
Der interne Aufbau des Hauptdesigns wird durch das
Blockdiagramm in Abbildung 9 wiedergegeben. Insgesamt
besteht das Hauptdesign auf dieser Hierarchieebene
aus sechs einzelnen Untermodulen, die die
jeweils spezifischen Teilfunktionen zur Verfügung stellen.
Sämtliche Komponenten des Hauptdesigns befinden
sich innerhalb der Taktdomäne des Systemtakts.
Zusätzliche Taktfreigabesignale werden, sofern
erforderlich, direkt in den jeweiligen Komponenten
generiert.
Modul USB
Das Modul USB stellt die steuernde Instanz für die
Kommunikation und die Datenübertragung, unabhängig
von der Richtung, mit dem USB-Schnittstellenbaustein
FT2232 dar. Hierzu steht das Modul USB
über vier der Schnittstellensignale des Hauptdesigns
in Verbindung mit dem externen USB-Schnittstellenbaustein.
Über das interne Signal USB_TXready signalisiert das
Modul USB die generelle Bereitschaft für die Übernahme
von Sendedaten. Solange die Übernahmebereitschaft
aufrechterhalten bleibt, können dem Modul
USB, synchron zum Systemtakt, zum Versand vorgesehene
Daten byteweise übergeben werden. Für den
Endpunkt A erfolgt dies über die Signale
USB_TXAData und USB_writeTXA vom Modul
EWP_control aus, für den Endpunkt B über die Signale
USB_TXBData und USB_writeTXB vom Modul
ADC_Scrambler aus. Das Modul USB regelt den Versand
von Daten über die beiden Endpunkte A und B
selbstständig. Übernommene Sendedaten werden
nach Möglichkeit umgehend an den USB-Schnittstellenbaustein
übermittelt. Dem Datenversand über
den Endpunkt B kommt, gegenüber dem Datenversand
über den Endpunkt A, eine höhere Priorität zu,
MPC-Workshop, Juli 2009
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