Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

Vom UML-Modell einer Zustandsmaschine zu deren
VHDL- und SystemC-Architektur
Bild 7: Auszug des Wave-Fensters der Modelsim-Simulation (SystemC-Architektur)
Die Synthesefähigkeit der erzeugten VHDL-
Architektur wurde mittels Xilinx ISE 10.1 getestet. Der
Synthesevorgang verlief erfolgreich und warnungsfrei.
5. Zusammenfassung
In der hier vorliegenden Arbeit wurde die Umsetzung
eines zweistufigen, systematischen Generatoransatzes
zur Erzeugung von synthetisierbaren VHDLund
SystemC-Architekturen aus funktionalen UML-
Zustandsmaschinenmodellen vorgestellt. Der zweistufige
Ansatz hat dabei den Vorteil, dass
zielsprachenunabhängige, funktionale Aspekte von
der eigentlichen Zielsprachengenerierung getrennt
werden und somit dasselbe Zwischenmodell für
verschiedene Zielsprachen, in diesem Fall für die
Erzeugung von VHDL- und SystemC-Quellcode,
benutzt werden kann. Ein weiteres Augenmerk lag auf
der automatischen Generierung einer Testumgebung
aus dem mit Testdaten angereicherten UML-Modell,
welche in Ergänzung mit den ebenfalls generierten
Modelsim-Do-Skripten eine gute Grundlage für den
schnellen Komponententest des funktionalen UML-
Zustandsmaschinenmodells erlaubt.
Die Integration des Generator- und Simulationsprozesses
in ein eigenständiges Werkzeug erleichtert
hierbei die Handhabung für den Benutzer erheblich
und sorgt für schnellere Iterationszyklen bzw.
Verifikationszyklen beim Design von hierarchischen
Zustandsmaschinen.
6. Literaturverzeichnis
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MPC-Workshop, Juli 2009
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