Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

Neues von der DATE 2009
Rechenleistung erreicht als mit einem hochgetakteten
Core und das bei geringerem Stromverbrauch.
Allerdings erfordern Multi-Core-Architekturen auch
eine feinkörnige Aufteilung der Applikation auf die
verschiedenen Cores, was aber bei Mobile Phones
kein Problem ist.
Das nächste Bild zeigt einen H.264(MPEG 4)-
Decoder-Chip der Fa. Toshiba. Der Chip besteht aus
8 Cores (32 Bit), jeweils mit einem L1-Cache. Die
Cores sind über einen gemeinsamen L2-Cache
verbunden. Der H.264-Algorithmus wird in einzelne
Threads zerhackt und parallel auf den verschiedenen
Cores ausgeführt.
Bild 12: Research-Chip (intel) mit 80 Cores [4],
rechtes Bild: Verteilung Clock-Skew über den Chip
Ein großes Problem bei Multi-Core-Archtekturen ist
die Verbindung zwischen den Cores. Bei dem intel-
Chip wird kein kein Bus, sondern maschenförmiges
2D-Netzwerk mit jeweils 39 Datenleitungen benutzt
(Bild 13). An den Kreuzungspunkten des Netzwerks
sitzen Router, die die einzelnen Zweige des
Netzwerks verbinden. Jeder Core ist ebenfalls über
einen Router mittels eines 5-stufigen FIFOs an das
Netzwerk angebunden.
Core
Bild 11: H.264-Decoder-Chip (Toshiba) mit 8 Cores [6]
Neben gegenwärtig produzierten Multi-Core-Chips
wurden im Rahmen des Tutoriums „New
Developments and Trends in Networks on Chip“ auch
einige zukunftsweisende Forschungsprokte zu
diesem Thema präsentiert [4], [5], [8].
Kundu (intel) präsentierte einen Research Chip, der
aus 80 Cores besteht (Bild 12) [4]. Jeder Core hat
eine Abmessung von 1,5 x 2 mm, der Gesamtchip 13
x 21 mm. Jeder Core kann mit 0 - 5 GHz getaktet
werden, die Betriebsspannung wird für jeden Core
entsprechend der Frequenz auf 0,7 – 1,2 V
eingestellt. Bei thermischer Überlastung
(Betriebstemperatur 110°C) erfolgt ein „Core
Hopping“.
Der Chip eignet sich natürlich nur für Anwendungen,
die sich in viele kleine Task zerteilen lassen, wie
Recognition, Mining, Synthesis. Wichtig ein schnelles
Scheduling der vielen Tasks. Der Scheduler ist
deshalb teilweise in Hardware realisiert.
Router
Netz (2 x 39 Bit)
Bild 13: Maschenförmiges Netzwerk für Multi-Core-Chip
Ein weiteres Problem ist die Taktversorgung der
vielen Cores. Wegen der großen Chipfläche kann ein
synchroner für alle Cores nicht mehr gewärleistet
werden. Der intel-Research-Chip hat ein
Mesochronous-Clock, d.h. alle Cores bekommen die
gleiche Clock-Frequenz, aber mit
Phasenunterschieden.
Häufig haben Multi-Core-Chips eine „Global
Asynchron Local Synchron“ (GALS) Clock-
Architektur (Bild 14) [5] [13]. Die Prozessoren (Cores)
haben jeweils einen lokalen synchronen Clock (Clock
Domain), das Netzwerk selbst ist asynchron. Durch
zwischengeschaltete FIFOs wird das Signal zwischen
den Clock Domains transferiert.
MPC-Workshop, Juli 2009
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