Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

Weitere Magazine

Empfehlungen

Info

70 .
Vom UML-Modell einer Zustandsmaschine zu deren VHDL- und SystemC-Architektur Vom UML-Modell einer Zustandsmaschine zu deren VHDLund SystemC-Architektur M. Holzer, T. Greiner, F. Schumacher, F. Kesel Hochschule Pforzheim, MERSES 1 - Zentrum für Angewandte Forschung www.merses.de, merses@hs-pforzheim.de Diese Arbeit entstand im Rahmen des Zentrums für Angewandte Forschung MERSES 1 an der Hochschule Pforzheim und beschäftigt sich mit der automatischen Erzeugung von synthetisierbaren VHDL- und SystemC-Architekturen aus funktionalen UML-Zustandsmaschinenmodellen. Dabei kommen Methoden und etablierte Werkzeuge der Modellgetriebenen Softwareentwicklung (eng. Model Driven Software Development: MDSD) zum Einsatz. Im ersten Schritt des Generierungsprozesses wird mittels Modell-zu-Modell-Transformation die UML- Spezifikation der Zustandsmaschine, unter Berücksichtigung eines selbst entworfenen Metamodells, in ein zielsprachenunabhängiges Zwischenmodell übersetzt. Während der Transformation wird das UML-Modell gegen die durch das Metamodell definierten Restriktionen geprüft und dem Benutzer gegebenenfalls Warnungen oder Fehlermeldungen angezeigt. War die Erzeugung des Zwischenmodells erfolgreich, wird Quellcode für jede Zielsprache mittels eigenem Satz von Generator-Templates erzeugt. Zusätzlich zu den erzeugten Architektur-Quellcode-Dateien, wird eine VHDL-Testbench für den funktionalen Test der Zustandsmaschine und ein Simulationsskript für den automatisierten Testablauf mit dem HDL-Simulationswerkzeug Modelsim (Mentor Graphics) erzeugt. Um eine bessere Strukturierung und Skalierbarkeit zu gewährleisten, werden hierarchische UML- Zustandsmaschinen unterstützt. Dabei sind sowohl einfache als auch parallele Unterzustandsmaschinen möglich. 1 MERSES: Modellgestützte Entwurfs- und Realisierungsmuster für Signalverarbeitende Eingebettete Systeme - Zentrum für Angewandte Forschung. Das ZAFH MERSES wird gefördert durch die Europäische Union, Europäischer Fonds für regionale Entwicklung und das Land Baden-Württemberg, Ministerium für Wissenschaft, Forschung und Kunst. Der beschriebene Generator-Workflow wurde mittels der Programmiersprache Java und dem Generator-Framework openArchitectureWare (oAW) in ein eigenständiges EDA-Werkzeug mit grafischer Benutzeroberfläche integriert. 1. Einleitung Um komplexe Signalverarbeitungssysteme - oft im mobilen Umfeld - in eingebettete Systeme zu integrieren, kommen heutzutage immer öfter sogenannte System-on-Chip-Lösungen (SoC) zum Einsatz, bei denen das gesamte System, bzw. Subsysteme auf einem einzigen Chip integriert werden. Um die Entwicklung solcher komplexer VLSI-Designs effizienter zu gestalten und der Forderung nach kürzeren Entwicklungszyklen (time to market) folge leisten zu können, sind die Schlüsselfaktoren Abstraktion [1] und Wiederverwendbarkeit [2] von einzelnen Modulen besonders wichtig. Dazu werden immer mehr modellgestützte Beschreibungsmöglichkeiten für die einzelnen Algorithmenblöcke verwendet. Dabei führt eine Anhebung des Abstraktionsniveaus einzelner Systemkomponenten zu übersichtlicheren und kompakteren Systemspezifikationen, die eine geringere Fehleranfälligkeit aufweisen. Um dem zweiten Schlüsselfaktor zur Produktivitätssteigerung im Bereich des Hardwareentwurfs gerecht zu werden, sollten im Entwicklungsprozess möglichst viele vorhandene und getestete Komponenten, sogenannte IP-Module (eng. Intellectual Property: IP), wiederverwendet werden. Die wichtigsten Eigenschaften von IP-Modulen sind Rechenleistung, Energieverbrauch und Flächenbedarf auf dem Chip und meist gegenläufig [1]. Deren Bedeutung ist vom Einsatzfeld und den damit verbundenen Anforderungen an das Gesamtsystem abhängig. Hieraus resultiert, dass je stärker ein IP-Modul parametrisierbar bezüglich dieser äußeren, von seinem Einsatzfeld getriebenen Systemanforderungen ist, desto universeller kann es an die individuellen Erfordernisse eines Systems angepasst werden und somit seine Fähigkeit zur Wiederverwendung erhöht werden, was ebenfalls für MPC-Workshop, Juli 2009 71
Seite 1 und 2:
MPC MULTI PROJEKT CHIP GRUPPE B A D
Seite 3 und 4:
Neues von der DATE 2009 Neues von d
Seite 5 und 6:
Neues von der DATE 2009 Durch die o
Seite 7 und 8:
Neues von der DATE 2009 Rechenleist
Seite 9 und 10:
Prototyp eines digitalen EEGs auf B
Seite 11 und 12:
Seite 13 und 14:
Seite 15 und 16:
Seite 17 und 18:
Open Source- / Freeware IC Design F
Seite 19 und 20: Open Source- / Freeware IC Design F
Seite 25 und 26: Der UMC 0.18 Design Flow am Beispie
Seite 27 und 28: Der UMC 0.18 Design Flow am Beispie
Seite 29 und 30: „Entwurf eines High-Speed Multipl
Seite 35 und 36: Dimensionierung und Entwurfszentrie
Seite 49 und 50: FPGA Implementation of a HOG-based
Seite 59 und 60: Cache-Speicher für den Softprozess
Seite 69: Cache-Speicher für den Softprozess
Seite 73 und 74: Vom UML-Modell einer Zustandsmaschi
Seite 90: MULTI PROJEKT CHIP GRUPPE Hochschul
Alle anzeigen

Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

Erfolgreiche ePaper selbst erstellen

Template löschen?

Als Template speichern?