Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

Neues von der DATE 2009
Durch die obengenanten Maßnahmen können die
Chipstrukturen auch in den nächsten Jahren weiter
verkleinert werden, bei beherrschbaren Leckströmen.
Ein Beispiel zeigt das nächste Bild. Darin ist der
statische Energieverbrauch von FPGA’s der Fa.
XILINX bei verschiedenen Strukturgrößen und
Betriebsspannungen aufgetragen. Es zeigt sich, dass
die 45nm-Technologie sogar einen geringeren
statischen Energieverbrauch (durch Leckströme) als
vorangegangene Technologien hat. Dazu trägt auch
die Reduktion der Betriebsspannung von 1,2V auf 1V
oder 0,9V bei.
Bild 5: Temperaturabhängigkeit der Ströme I GATE und I S-D [2]
Die Leckströme engen die erlaubte Streuung der
Fertigungsparameter ein und sind deshalb auch eine
große Gefahr für die Ausbeute (Yield).
Um die Leckstromproblematik in den Griff zu
bekommen werden heute 2 Vorkehrungen getroffen:
- Gate-Oxid mit hoher Dielektrizitätskonstante
- Verwendung von bis 3 verschiedene Oxid-
Dicken und VT’s auf dem Chip
Ab Strukturgrößen von 55nm werden in das Gate-
Dielektrikum sogenannte High K-Schichten
eingebracht. Dadurch kann die Gate-Oxid-Dicke
wieder vergrößert werden und der Gate-Leckstrom
sinkt.
Bild 7: Statischer Energieverbrauch von Spartan- und Virtex-
FPGA bei Skalierung [2]
Von einzelnen Referenten wurde hervorgehoben,
dass wegen der angesprochenen technologischen
Probleme, in Zukunft die Verzögerungszeiten von
CMOS-Chips nicht mehr so stark wie in der
Vergangenheit reduziert werden können [3].
2. PPGA: Power Optimized Design
Bild 6: Transistor mit High-K-Gate-Dielektrikum [5]
Im Rahmen des Tutoriums: “Power Optimized Design
for Modern FPGAs” referierte J. Nogera von der
Firma Xilinx über stromsparende Designs.
Neben der bereits im vorigen Abschnitt angesprochen
Verlustleistung durch Leckströme spielt bei FPGAs
die dynamische Verlustleistung eine große Rolle. Die
dyn. Verlustleistung ist P ≈ CV²f , d.h. sie ist
proportional zu den internen Schaltkapazitäten C.
Die dynamische Verlustleistung wird bei FPGAs vor
allem durch die Kapazitäten von Clock Tree, von den
Verdrahtungsleitungen und der Switch Matrix
bestimmt. Das nächste Bild zeigt die Aufteilung des
dyn. Leistungsverbrauchs für ein typisches Design.
MPC-Workshop, Juli 2009
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