Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

Open Source- / Freeware IC Design Flow am Beispiel einer DPLL
Bild 5: Simulation DPLL: Steuerspannung
Bild 9: VCO-Inverterstufe und Inverter
Bild 6: DPLL: PLL eingerastet
Bild 10: Gesamtlayout DPLL
4.2. Layout, Resimulation, Redesign
Die einzelnen Komponenten wurden mit den
Geometrieparametern aus dem elektr. Entwurf, wie
auf nachfolgenden Bildern zu sehen, mit LASI
gelayoutet.
Jedes Layout einer Komponente entspricht einem
Subcircuit in der Spice-Netzliste. Auf Grund von
Problemen mit der automatischen Extraktion
parasitärer Widerstände und Kapazitäten, die bis
dato ungeklärt sind, wurden die Parasitäten hilfsweise
per Handkalkulation ermittelt.
Bild 7: XOR-Phasendetektor
Bild 8: VCO Eingangsstufe
4.3. Design Rule Check
Zur Überprüfung von Design Rules verwendet LASI
PCX‐Grafiken, welche während des DRC erstellt
und ausgewertet werden. So werden die Vektordaten
der unterschiedlichen Layer auf ein Pixelfeld (Bitmap)
umgesetzt (gemappt), wo sich dann durch logische
Funktionen wie AND, OR und XOR die Pixel der
verschiedenen Layer untereinander verknüpfen
lassen. Auf diese Weise ist es möglich, einen Bereich
des Layers x zu wählen, der innerhalb oder außerhalb
des Layers y liegt. Die durch diese Maskierung
selektierten Layer lassen sich dann auf Breite oder
Abstand hin vermessen. Tritt eine Verletzung der
Design Rules auf, ist es möglich, den fehlerhaften
Bereich farblich gekennzeichnet in einer PCX‐Datei
abzulegen und anschließend zu korrigieren. Zur
Selektion und Auswertung der einzelnen Layer
verwendet LASI einen der Maschinensprache
Assembler sehr ähnlichen Code. Auch die
Verwendung von Registern, einem kleinen Stack zum
Ablegen von Masken sowie die PUSH und POP
Funktionen erinnern an die Maschinensprache. Eine
recht ausführliche Erläuterung der genauen
MPC-Workshop, Juli 2009
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