Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

Open Source- / Freeware IC Design Flow am Beispiel einer DPLL
Open Source-/ Freeware IC Design Flow am Beispiel einer
DPLL
¹Mario Menges, ²Alexander Schmidt, 1 Prof. Dr.–Ing. W. Bonath
¹Fachhochschule Gießen-Friedberg, Wiesenstraße 14, 35390 Gießen
²Fraunhofer-Institut für Mikroelektronische Schaltungen und Systeme (IMS),
Finkenstraße 61, 47057 Duisburg
E-Mail: ¹mariomenges@arcor.de ²alexander.schmidt@ims.fraunhofer.de
Dieser Beitrag befasst sich mit der Auswahl und
dem Einsatz von Open Source und Freeware
Tools für IC-Design. Anhand einer rudimentären
digitalen PLL und eines Ringoszillators wird
exemplarisch der komplette Entwicklungsprozess
vom elektrischen Entwurf, der
Schaltungssimulation bis hin zum Erzeugen des
Layouts demonstriert. Eingesetzt werden dabei
die Programme XCircuit zum Zeichnen der
Schaltpläne und dem Generieren der Netzliste,
DUSpice respektive LTSpice / Switcher CAD
(beide basierend auf Berkeley Spice 3f5) zur
Simulation sowie LASI zum Erstellen des Layouts.
Als Technologie wird ein 0.35 µm CMOS Prozess
verwendet.
Grundlage des vorliegenden Beitrages ist die
Diplomarbeit von Mario Menges an der FH-Gießen-
Friedberg. Die Implementierung eines Design Rule
Checks (DRC) wurde von Alexander Schmidt im
Rahmen einer Studienarbeit realisiert. Herr
Schmidt ist heute Doktorand am Fraunhofer IMS in
Duisburg.
Hintergrund und Ziel des Projektes ist der Verzicht
auf teure, sehr einarbeitungszeitintensive
kommerzielle Software in Hochschulpraktika und
das Etablieren alternativer Software, die auch
privat von Studenten auf deren PC verwendet
werden kann.
1. Einleitung
Der vorliegende Beitrag basiert auf einer Diplom- und
einer Studienarbeit und stellt einige deren Themen
dar. In dem vorliegenden Beitrag wurde eine
komplette Entwicklungsumgebung für integrierte
CMOS Schaltungen zusammengestellt, die
ausschließlich aus Open Source- / Freeware besteht.
Mit Hilfe der ausgewählten Tools soll exemplarisch
deren Praxistauglichkeit, u.a. für den Einsatz im
Rahmen von Hochschulpraktika, am Beispiel einer
DPLL überprüft werden. Die Programme werden in
diesem Beitrag kurz vorgestellt und deren Vor- und
Nachteile aufgezeigt. Primär werden in diesem
Beitrag die Entwurfswerkzeuge betrachtet. Das
Schaltungsdesign der DPLL hat hier einen
exemplarischen Charakter.
Weiterhin wird die DRC-Datei für den Design Rule
Check des verwendeten Layout Tools LASI und den
eingesetzten 0,35 µm-Prozess entwickelt und anhand
eines Beispiels kurz vorgestellt. Auf Grund der
Komplexität und der großen Anzahl der
prozessspezifischen Design Rules [2] konnte dieser
Check nur in Teilen fertiggestellt werden.
2. Theoretische Grundlagen
2.1. Verwendeter Prozess
Im Rahmen des Beitrages und der
zugrundeliegenden Diplomarbeit wurde der Alcatel
0,35 µm CMOS C035-D Prozess verwendet. Bei
diesem handelt es sich um einen Prozess mit fünf
Metalllagen. Er ermöglicht eine Dichte von 15.000
Gates / mm 2 , die Versorgungsspannung beträgt 3,3
V. Die zugehörigen Model Cards lagen für Mentors
ELDO Simulator vor und wurden für die Verwendung
von DUSpice / LTSpice angepasst.
Die Schaltungen wurden mittels BSIM3-Modellen
simuliert.
2.2. PLL
Phasenregelkreise (PLLs) sind aus vielen
Anwendungen in der Kommunikationstechnik nicht
mehr wegzudenken. Zum Einsatz kommen sie u.a.
zur Taktrückgewinnung (Clock recovery) in
MPC-Workshop, Juli 2009
17